CMOS半導體器件的金屬柵極結構及其形成方法技術

CMOS半導體器件的金屬柵極結構及其形成方法。本發明專利技術涉及集成電路制造，并且更具體地來說，涉及金屬柵極結構。一種CMOS半導體器件的示例性結構包括襯底、N-金屬柵電極以及P-金屬柵電極。該襯底包括包圍著P-有源區域和N-有源區域的隔離區域。該N-金屬的柵電極包括位于N-有源區域上方的第一金屬成分。該P-金屬柵電極包括位于P-有源區域上方的體部分以及位于隔離區域上方的端蓋部分。該端蓋部分包含第一金屬成分，而該體部分含括與第一金屬成分不同的第二金屬成分。本發明專利技術還提供了一種CMOS半導體器件的金屬柵極結構及其形成方法。

【技術實現步驟摘要】

本專利技術涉及集成電路制造，并且，更具體地來說，涉及一種金屬柵極結構。
技術介紹
隨著技術節點的縮小，在一些集成電路(IC)設計中利用金屬柵電極來替代多晶硅柵電極，從而在部件尺寸減小的情況下改善了器件性能。一種形成金屬電極結構的工藝被稱作“后柵極”工藝，在該工藝中“最后”制造最終的柵極結構，這種方式減少了在形成柵極之后所必須實施的后續工藝(包括高溫處理)的數量。 然而，在互補金屬氧化物半導體(CMOS)制造時仍存在實現這種部件和工藝的挑戰。隨著器件之間的柵極長度和間隔變小，這些問題更加嚴重。例如，在“后柵極”制造工藝中，由于在濕式/干式蝕刻偽帶之后，在層間介電(ILD)層中產生了不期望的凹陷，所以難以在相鄰的晶體管之間實現理想的隔離。存在于ILD層中的凹陷在后續的加工中可能會變成金屬插座(receptacle of metals),由此增大了電短路和/或器件故障的可能性。
技術實現思路
為了解決現有技術中所存在的問題，根據本專利技術的一個方面，提供了一種CMOS半導體器件，包括襯底，包括環繞著P-有源區域和N-有源區域的隔離區域；N-金屬柵電極，包括位于所述N-有源區域上方的第一金屬成分；以及P-金屬柵電極，包括位于所述P-有源區域上方的主體部分以及位于所述隔離區域上方的端蓋部分，其中，所述端蓋部分包含所述第一金屬成分，所述主體部分包含與所述第一金屬成分不同的第二金屬成分。在該半導體器件中，所述端蓋部分包括第一部分和第二部分，所述第一部分位于所述第二部分和所述主體部分之間，其中，所述第二部分包含所述第一金屬成分。在該半導體器件中，所述第一部分的第一長度等于或小于所述第二部分的第二長度。在該半導體器件中，所述第二長度與所述第一長度的比例為大約I. O至I. 5。在該半導體器件中，所述P-金屬柵電極的第一寬度大于所述N-金屬柵電極的第二寬度。在該半導體器件中，所述第一寬度與所述第二寬度的比例為大約18至30。在該半導體器件中，所述第一金屬成分包括N-功函數金屬。 在該半導體器件中，所述N-功函數金屬包括Ti、Ag、Al、TiAl、TiAlN, TaC, TaCN,TaSiN、Mn、或 Zr。在該半導體器件中，所述第二金屬成分包括P-功函數金屬。在該半導體器件中，所述P-功函數金屬包括TiN、WN、TaN、或Ru。根據本專利技術的另一方面，提供了一種制造CMOS半導體器件的方法，包括提供襯底，所述襯底包括環繞著P-有源區域和N-有源區域的隔離區域；在所述P-有源區域和隔離區域上方形成第一偽帶狀物，并且在層間介電(ILD)層中的所述N-有源區域上方形成第二偽帶狀物；去除所述第一偽帶狀物的第一部分，從而在所述ILD層中形成在所述P-有源區域的整個長度上方延伸的第一開口 ；利用第二金屬成分填充所述第一開口 ；去除所述第一偽帶狀物的第二部分，從而在所述隔離區域上方形成具有與所述第一開口相連接的接觸截面的第二開口，并且去除所述第二偽帶狀物，從而在所述ILD層中形成在所述N-有源區域的整個長度上方延伸的第三開口 ；以及利用不同于所述第二金屬成分的第一金屬成分填充所述第二開口和第三開口。在該方法中，所述第一開口進一步延伸到所述隔離區域中，從而形成延伸部分。在該方法中，使用原子層沉積(ALD)工藝執行所述利用第二金屬成分填充所述第一開口的步驟。在該方法中，使用物理汽相沉積(PVD)工藝執行所述利用第一金屬成分填充所述第二開口和第三開口的步驟。在該方法中，所述第一開口的第一寬度大于所述第三開口的第二寬度。 在該方法中，所述第一寬度與所述第二寬度的比例為大約18至30。在該方法中，所述第一金屬成分包括N-功函數金屬。在該方法中，所述 N-功函數金屬包括 Ti、Ag、Al、TiAl、TiAlN, TaC, TaCN, TaSiN,Mn、或 Zr。在該方法中，所述第二金屬成分包括P-功函數金屬。在該方法中，所述P-功函數金屬包括TiN、WN、TaN、或Ru。附圖說明當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本專利技術。應該強調的是，根據工業中的標準實踐，各種部件沒有被按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的論述，各種部件的尺寸可以被任意增大或減小。圖I是根據本專利技術的各個方面的制造包括金屬柵極結構的CMOS半導體器件的方法的流程圖；圖2是根據本專利技術的各個方面的包括金屬柵極結構的CMOS半導體器件的俯視圖；圖3A至圖3F是根據本專利技術的各個方面的在制造的各個階段中沿著圖2的線a_a所獲得的CMOS半導體器件的截面圖；以及圖4是根據本專利技術的各個方面的包括金屬柵極結構的CMOS半導體器件的俯視圖。具體實施例方式以下公開提供了多種不同實施例或實例，用于實現本專利技術的不同特征。以下將描述組件和布置的特定實例以簡化本專利技術。當然，這些僅是實例并且不旨在限制本專利技術。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括其他部件可以形成在第一部件和第二部件之間使得第一部件和第二部件不直接接觸的實施例。為了簡便和清楚，可以不同的比例任意繪制各個部件。另夕卜，本專利技術可以在各個實例中重復參考符號和/或字符。這種重復用于簡化和清楚，并且其本身不表示所述多個實施例和/或配置之間的關系。另外，盡管本專利技術提供了“后柵極”金屬柵極工藝的實例，然而本領域的技術人員應該意識到其他工藝的可應用性和/或其他材料的使用。圖I是根據本專利技術各個方面的制造包括金屬柵極結構210(圖2示出)的互補金屬氧化物半導體(CMOS)半導體器件200的制造方法100的流程圖。圖2是根據本專利技術的各個方面的包括金屬柵極結構210的CMOS半導體器件200的俯視圖；以及圖3A至圖3F是根據本專利技術的各個方面的在制造的各個階段中沿著圖2的線a-a所獲得的CMOS半導體器件200的截面圖。注意，可以利用CMOS技術加工方式來制造CMOS半導體器件200的一部分。因此，可以理解，可以在圖I的方法100之前、期間和/或之后提供額外的工藝，并且在本文中僅對這些其他工藝進行簡要描述。同時，為了更好地理解本專利技術，對圖I至圖3F進行了簡化。例如，盡管附圖示出的是用于CMOS半導體器件200的金屬柵極結構210，但可以理解，該CMOS半導體器件200可以是集成電路的(IC)的一部分，該集成電路可以包括許多其他器件，包括電阻器、電容器、電感器、熔絲等。 圖2是包括通過“后柵極”工藝制造的金屬柵極結構210的CMOS半導體器件200的俯視圖。提供了襯底202 (圖3A中示出)，該襯底包括有環繞著P-有源區域240p和N-有源區域240η的隔離區域206。CMOS半導體器件200包括p-型金屬氧化物半導體場效應晶體管(pM0SFET)200p和η-型金屬氧化物半導體場效應晶體管(nMOSFET) 200η。nMOSFET 200η由N-金屬柵電極2IOn形成，該N-金屬柵電極包括位于N-有源區域204η上方的第一金屬成分210f。在一個實施例中，第一金屬成分210f可以包含N-功函數金屬。在一些實施例中，N-功函數金屬包括Ti、Ag、Al、TiAl、TiAlN, TaC, TaCN, TaSiN, Mn、或Zr。在本實施例中，位于N-有源區域204η上方的N-本文檔來自技高網...

【技術保護點】
一種CMOS半導體器件，包括：襯底，包括環繞著P？有源區域和N？有源區域的隔離區域；N？金屬柵電極，包括位于所述N？有源區域上方的第一金屬成分；以及P？金屬柵電極，包括位于所述P？有源區域上方的主體部分以及位于所述隔離區域上方的端蓋部分，其中，所述端蓋部分包含所述第一金屬成分，所述主體部分包含與所述第一金屬成分不同的第二金屬成分。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：朱鳴，楊寶如，莊學理，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：