一種非易失性觸發器陣列及工作方法技術

本發明專利技術公開了一種非易失性觸發器陣列，包括：易失性觸發器陣列，其包括多個鎖存器單元；非易失性相變存儲器陣列，其包括由相變存儲器單元組成的陣列；控制端組，其包括多個控制端，實現控制調節非易失性相變存儲器陣列保存或恢復易失性觸發器陣列的數據；非易失性相變存儲器陣列中的每一列相變存儲器單元均與易失性觸發器陣列中的一個鎖存器單元連接；非易失性相變存儲器陣列中的每一行相變存儲器單元均與控制端組中的一個控制端連接。本發明專利技術還公開了一種非易失性觸發器陣列的工作方法。本發明專利技術可斷電保存數據、提高數據恢復速度，并且減小芯片面積。

【技術實現步驟摘要】

本專利技術涉及片上芯片系統領域，尤其。
技術介紹
現有技術中，在片上系統芯片內，數據存儲器中會分出一定的空間用來做中斷堆棧處理。當系統中出現多個中斷時，系統會在處理中斷前會根據中斷優先級依次將當前現場的PC指針和內部數據寄存器區中的數據保存到片上數據存儲區中的中斷堆棧區內進行保存。在處理完當前中斷后，系統將中斷堆棧區中的數據恢復至寄存器組中，使系統恢復至中斷前的現場。圖I中顯示的是ARM對于中斷處理的流程，當ARM系統中出現中斷信號時，ARM處理器將CPSR寄存器中的數據保存一份至SPSR寄存器中，然后改變ARM處理器的模式與狀態。在PC指針數據更新后，把現場數據即PC指針和內部數據寄存器中的數據保存到中斷堆棧區，隨后執行中斷，在中斷執行完后，把中斷堆棧區的數據恢復到寄存器中，從而 完成了中斷現場恢復。現有技術中，常見的片上系統芯片的數據存儲器堆棧不具有掉電可恢復性，比如靜態隨機數據存儲單元SRAM。在掉電恢復后，存儲的數據完全丟失，不可恢復。為了保持數據不變，當系統處理中斷時，存放堆棧區的數據存儲器需要在任何低功耗模式下一直保持通電的狀態，這樣就使CPU功耗加大。特別是隨著制造工藝尺寸越來越小，比如在深亞微米級40nm,28nm, 15nm,甚至尺寸更小的時候，SRAM的靜態漏電功耗逐漸增大,甚至超過其動態功耗。此外，中斷前的現場數據被保存到中斷堆棧區，對于傳統的這種存儲中斷現場數據的存儲單元，比如SRAM存儲I個bit的數據需要6個晶體管，面積為120F2，占用了很多片上系統芯片的空間。
技術實現思路
本專利技術克服了現有技術中靜態漏電功耗過大、中斷堆棧區面積太大等缺陷，提出了一種非易失性觸發器陣列。本專利技術提出了一種非易失性觸發器陣列，包括易失性觸發器陣列，其包括多個鎖存器單元，用于在上電的情況下鎖存觸發器的值；非易失性相變存儲器陣列，其包括由相變存儲器單元組成的陣列，實現保存所述鎖存器單元中的數據；控制端組，其包括多個控制端，實現控制調節所述非易失性相變存儲器陣列保存或恢復所述易失性觸發器陣列的數據；所述非易失性相變存儲器陣列中的每一列所述相變存儲器單元均與所述易失性觸發器陣列中的一個鎖存器單元連接；所述非易失性相變存儲器陣列中的每一行所述相變存儲器單元均與所述控制端組中的一個控制端連接。其中，所述相變存儲器單元包括第一電阻、第二電阻、第一晶體管、第二晶體管、位線與反位線；所述第一電阻的一端與所述鎖存器單元的一端連接；所述第一電阻的另一端與所述第一晶體管的源極連接；所述第一晶體管的柵極與所述控制端連接；所述第一晶體管的漏極與所述位線連接；所述第二電阻的一端與所述鎖存器單元的另一端連接；所述第二電阻的另一端與所述第二晶體管的源極連接；所述第二晶體管的柵極與所述控制端連接；所述第二晶體管的漏極與所述反位線連接。其中，所述相變存儲器單元的相變材料包括鍺銻碲、硅銻碲、鋁銻碲。 其中，通過增加所述相變存儲器單元的相變材料中碲的含量，或是降低所述相變存儲器單元的相變材料中鍺的含量，提高所述相變存儲器單元的編程速度。本專利技術還提出一種非易失性觸發器陣列的工作方法，包括入棧操作與出棧操作。其中，所述入棧操作包括步驟Al :將所述控制端組中的一個所述控制端調節至高電平；步驟A2 :將與所述控制端連接的所述相變存儲器單元的位線與反位線均接地，調節所述控制端的電壓大小，所在行的所述相變存儲器單元的第一電阻或第二電阻中形成編程電流，所述第一電阻或第二電阻被置為低阻態或高阻態；步驟A3 :將所述位線與反位線置為高電平，調節所述控制端的電壓大小，所在行的所述相變存儲器單元的所述第一電阻或第二電阻中形成編程電流，所述第一電阻或第二電阻被置為高阻態或低阻態；與所述相變存儲器單元連接的所述易失性觸發器陣列中的所述鎖存器單元的兩個相反值的數據被分別保存至所述第一電阻和第二電阻中；步驟A4 :將所述控制端置為低電平。其中，所述出棧操作包括步驟BI :當處理完中斷后，對所述相變存儲器單元的所述位線與反位線預充電，將與所述相變存儲器單元相連的控制端置為高電平；步驟B2 :電流分別經過所述第一電阻與第二電阻流向所述鎖存器單元的兩端，所述鎖存器單元的兩端的數據依據所述第一電阻與第二電阻的低阻態或高阻態被分別恢復為高電平數據“ I”或者低電平數據“ O ” ；步驟B3 :將所述控制端置為低電平。其中，進一步包括數據恢復判斷操作。其中，所述數據恢復判斷操作包括步驟Cl :當發生中斷時，系統執行所述入棧操作，將所述易失性觸發器陣列的鎖存器的數據保存在所述非易失性相變存儲器陣列的所述相變存儲器單元中；步驟C2 :分別記錄處理中斷前后的系統時間，計算得到中斷處理時間；步驟C3 :若當所述中斷處理時間大于所述相變存儲器單元的數據保持時間，則所述相變存儲器單元中的數據丟失，系統使所述中斷前保存的數據無效化；若當所述中斷處理時間小于所述相變存儲器單元的數據保持時間，則系統執行所述出棧操作，將所述相變存儲器單元中的數據恢復至所述鎖存器中。本專利技術采用相變存儲器單元，利用相變存儲器材料中的可逆相態變化來存儲數據，通過注入電流，可在材料局部產生強烈的焦耳熱效應，引發相態變化。通過調整電壓大小和施加的電流時間，可以調整最終的材料相態，從而達到存儲數據O和I的目的。本專利技術中用相變存儲器單元替代數據存儲區中的SRAM存儲單元，可以很好的降低靜態漏電功耗。即使在上電情況下，相變存儲器單元的漏電流也比SRAM小很多。因為相變存儲器單元具有非易失性，在掉電后數據也被完整的保存下來，不怕被丟失。當數據被保存到相變存儲器單元中，在處理中斷時，任何低功耗模式，包括關掉SRAM的超低功耗模式，也可以被調用。因此，對于多核復雜的系統來說，在降低靜態功耗問題方面尤為突出。在應用于一個中斷響應速度要求很高的CPU系統，在本專利技術中可以把相變存儲器單元中寫速度慢的鍺銻碲組份換成寫速度快的組份，比如改變鍺銻碲的組分，降低鍺的含量，增大碲的含量，寫速度得到了提升，可以達到和動態隨機訪問存儲器(DRAM) —樣的寫速度，但這樣的鍺銻碲材料組份構成的相變存儲器數據保持性變差，有可能會造成數據丟 失。由于相變存儲器單元的相變材料保存數據具有時間限制，本專利技術采用數據恢復判斷操作來判斷數據是否能被恢復，且恢復中斷前的現場狀態只需要一個時鐘周期，提高了 CPU對于中端反應的速度。本專利技術中相變存儲器單元采用Itlr的結構，即一個晶體管串聯連接一個電阻。其中，電阻是由鍺，銻和碲三種元素組成的叫做GST的合金材料，用來存儲數據，晶體管用來控制導通電流，改變電阻的相態。兩個Itlr的相變存儲器單元的面積才40F2，相較于現有技術中占用面積120F2，每組相變存儲器單元的面積至少降低至SRAM的1/3。在相同的面積下，本專利技術可以做到擴大中斷嵌套次數為原來的3倍，也就是說η的數目變大，從而大大減少了堆棧溢出的可能性，使系統在高密度中斷嵌套環境下變得非常可靠。附圖說明圖I為現有技術中ARM系統處理中斷的流程圖。圖2為本專利技術的非易失性觸發器陣列的結構圖。圖3為本專利技術中鎖存器單元與相變存儲器單元的連接示意圖。圖4為本專利技術中入棧操作的流程圖。圖5為本專利技術中出棧操作的流程圖。圖6為本專利技術中數據恢復判斷操作的流程圖。具體實施例方式本文檔來自技高網...

【技術保護點】
一種非易失性觸發器陣列，其特征在于，包括：易失性觸發器陣列(1)，其包括多個鎖存器單元(11)，用于在上電的情況下鎖存觸發器的值；非易失性相變存儲器陣列(2)，其包括由相變存儲器單元(21)組成的陣列，實現保存所述鎖存器單元(11)中的數據；控制端組(3)，其包括多個控制端(31)，實現控制調節所述非易失性相變存儲器陣列(2)保存或恢復所述易失性觸發器陣列(1)的數據；所述非易失性相變存儲器陣列(2)中的每一列所述相變存儲器單元(21)均與所述易失性觸發器陣列(1)中的一個鎖存器單元(11)連接；所述非易失性相變存儲器陣列(2)中的每一行所述相變存儲器單元(2？1)均與所述控制端組(3)中的一個控制端(31)連接。

【技術特征摘要】

【專利技術屬性】
技術研發人員：景蔚亮，陳邦明，
申請(專利權)人：上海新儲集成電路有限公司，
類型：發明
國別省市：