存儲器及其讀取電路制造技術

一種存儲器及其讀取電路，所述讀取電路包括：電流鏡單元，包括柵極相連的第一PMOS管和第二PMOS管；基準電壓產生單元，用于輸出基準電壓，包括第三PMOS管和參考電流源，所述第三PMOS管的柵極與漏極連接并接地，源極為基準電壓輸出端，所述參考電流源一端與電源電壓連接，另一端與所述第三PMOS管的源極連接；運放單元，包括第一輸入端、第二輸入端和比較輸出端，所述第一輸入端與所述基準電壓輸出端連接，所述第二輸入端與所述位線節點連接，所述比較輸出端與所述第一PMOS管和第二PMOS管的柵極連接；傳輸門譯碼單元，包括NMOS管組和PMOS管組。本發明專利技術讀取電路提高了存儲器在低電源電壓下的讀取速度和精度。

【技術實現步驟摘要】
存儲器及其讀取電路
本專利技術涉及存儲器電路，特別涉及一種存儲器的讀取電路以及采用了該讀取電路的存儲器。
技術介紹
非易失性存儲器（NVM,Nonvolatilememory）作為一種集成電路存儲器件，由于其具有高速、高密度、可微縮、斷電后仍然能夠保持數據等諸多優點，被廣泛應用于如便攜式電腦、手機、數碼音樂播放器等電子產品中。讀取電路作為存儲器的一個重要組成部分，直接影響存儲器的讀取速度。圖1是現有的一種存儲器的讀取電路圖，包括：電流鏡單元11、位線調整單元12、比較單元13、輸出單元14和譯碼單元15。在讀取存儲單元16前，位線調整單元12（包括運放比較器OP和調整晶體管m2）對數據線dl和位線bl進行預充電，即位線節點VD的電壓（位線電壓）隨調整晶體管m2輸入端的電壓升高而被快速充電至高電平。調整晶體管m2輸入端通常還接有預充電單元（圖未示），以對調整晶體管m2輸入端電壓進行控制。當位線節點VD的電壓升高至與運放比較器OP正向輸入端所接參考電壓Vref相等時，運放比較器OP的輸出端控制調整晶體管m2關閉。在讀取存儲單元16時，由譯碼單元15選中的存儲單元16的電流被讀到位線節點VD上，調整晶體管m2處于不完全關斷狀態，其電流值被鉗位到與位線bl的電流相同的值，位線電流經電流鏡單元11的輸入晶體管mr和鏡像晶體管m1，獲得鏡像電流Im1，比較單元13根據對鏡像電流Im1與參考電流Iref進行比較的結果，對數據節點VF進行充電或放電，升高或降低數據節點VF的電壓（數據電壓），輸出單元14根據數據電壓輸出數據dout為1或0。然而，隨著半導體技術的發展，在例如深亞微米CMOS技術條件下，設計高速低功耗讀取電路的主要挑戰在于，隨著特征尺寸的不斷減小，電源電壓VDD必然減小，圖1所示的現有讀取電路存在以下問題：1）由于電源電壓VDD的減小，數據線節點VE處的電壓受電流鏡單元11的輸入晶體管mr閾值電壓的限制，位線節點VD的電壓隨之減小，影響存儲器的讀取速度，甚至無法讀取；2）由于電源電壓VDD的減小，譯碼單元15中的串聯晶體管的控制信號YA、YB降低，存儲器的讀取速度變慢。另一方面，在實際應用中，譯碼單元15是由多個串聯晶體管組成，因晶體管工藝變化，所述每個串聯晶體管的閾值電壓也存在差異，在數據讀取時，影響數據讀取精度。
技術實現思路
本專利技術解決的是現有技術中由于存儲器電源電壓降低而致使存儲器讀取速度降低甚至無法讀取和由于譯碼單元晶體管閾值電壓差異引起的數據讀取精度低的問題。為解決上述問題，本專利技術提供了一種存儲器的讀取電路，包括：電流鏡單元，包括柵極相連的第一PMOS管和第二PMOS管，所述第一PMOS管和第二PMOS管的源極連接電源電壓，所述第一PMOS管的漏極連接位線節點，所述第二PMOS管的漏極連接數據節點；還包括：基準電壓產生單元，用于輸出基準電壓，包括第三PMOS管和參考電流源，所述第三PMOS管的柵極與漏極連接并接地，源極為基準電壓輸出端，所述參考電流源一端與電源電壓連接，另一端與所述第三PMOS管的源極連接；運放單元，包括第一輸入端、第二輸入端和比較輸出端，所述第一輸入端與所述基準電壓輸出端連接，所述第二輸入端與所述位線節點連接，所述比較輸出端與所述第一PMOS管和第二PMOS管的柵極連接；傳輸門譯碼單元，包括NMOS管組和PMOS管組，所述NMOS組由預定數量的NMOS管串聯構成，所述PMOS管組由所述預定數量的PMOS管串聯構成，所述NMOS管組的第一端和所述PMOS管組的第一端與所述位線節點連接，所述NMOS管組的第二端和所述PMOS管組的第二端與存儲單元連接，每個NMOS管的柵極分別連接控制信號，每個PMOS管的柵極分別連接對應的控制信號的反相信號。可選的，所述基準電壓由讀取存儲單元電流所需的位線電壓決定。可選的，所述參考電流源輸出的參考電流的取值范圍為1μA至10μA。可選的，所述第三PMOS管的襯底接第一電壓。可選的，所述第一電壓的取值范圍為0.8V至1V。可選的，所述PMOS管組中的PMOS管的襯底接第二電壓，所述第二電壓小于所述第一電壓。可選的，所述第二電壓的取值范圍為0.8V至1V。為解決上述問題，本專利技術實施例還提供一種包括存儲單元和上述讀取電路的存儲器。可選的，所述存儲器為非易失性存儲器。與現有技術相比，本專利技術的技術方案具有以下優點：將電流鏡單元中第一PMOS管和第二PMOS管的柵極與運放單元的比較輸出端連接，通過運放單元比較輸入的基準電壓和位線節點的電壓產生控制信號，使電流鏡單元中的輸入晶體管（即第一PMOS管）工作在淺飽和區，保證存儲器在低電源電壓下工作時，位線節點的電壓不受電流鏡單元中輸入晶體管閾值電壓的限制。譯碼單元采用傳輸門控制，當存儲器在低電源電壓條件下工作時，能夠保證PMOS管組的每個晶體管源極與柵極之間的壓差大于晶體管導通的閾值電壓，因此位線節點可通過PMOS管組讀取存儲單元的電流。另一方面，由于晶體管的導通電阻受柵極控制信號影響，隨輸入電壓的變化而變化。譯碼單元使用傳輸門控制時，NMOS管組每個NMOS管導通程度愈深，PMOS管組的每個PMOS管導通程度相應地減小。即NMOS管組每個NMOS管導通電阻減小，PMOS管組每個PMOS管導通電阻相應地增大。由于互補作用的NMOS管組和PMOS管組并聯在一起，使用傳輸門的導通電阻比單獨使用NMOS管組的導通電阻小，提高了存儲器的讀取速度。并且，傳輸門導通電阻的變化相對于NMOS管組導通電阻的變化小得多，使得數據讀取精度更高。附圖說明圖1是現有的一種存儲器的讀取電路原理圖；圖2是本專利技術實施例的讀取電路原理圖。具體實施方式為使本專利技術的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖和實施例對本專利技術的具體實施方式做詳細的說明。在下面的描述中闡述了很多具體細節以便于充分理解本專利技術，但是本專利技術還可以采用其他不同于在此描述的其它方式來實施，因此本專利技術不受下面公開的具體實施例的限制。正如
技術介紹
所描述的，現有技術中存儲器在低電源電壓下進行數據讀取時，位線節點的電壓受電流鏡單元輸入晶體管閾值電壓和譯碼單元串聯晶體管柵極控制信號的影響，存儲器的讀取速度變慢甚至無法讀取。因讀取存儲單元的電流需要足夠大的位線電壓，因此專利技術人考慮存儲器在低電源電壓工作時，讓電流鏡單元的輸入晶體管工作在淺飽和導通的狀態下，位線節點的電壓不受輸入晶體管閾值電壓的限制。另一方面，保證在電源電壓降低時，通過傳輸門譯碼單元提高存儲器的讀取速度和精度。本專利技術實施例的讀取電路包括：電流鏡單元、基準電壓產生單元、運放單元、傳輸門譯碼單元，其中，電流鏡單元，對位線電流進行鏡像，獲得鏡像電流；基準電壓產生單元，包括基準電壓輸出端，提供基準電壓；運放單元，對輸入的位線節點的電壓和基準電壓進行比較，根據比較結果輸出控制信號，該控制信號驅動電流鏡單元的輸入晶體管，調節位線節點的電壓至基準電壓；傳輸門譯碼單元，在數據讀取時選擇存儲單元，讓位線節點通過NMOS管組和PMOS管組讀取存儲單元的電流。以下結合附圖和實施例對本專利技術具體實施方式做詳細的說明。圖2是本專利技術實施例的讀取電路原理圖，包括：電流鏡單元21、基準電壓產生單元22、運放單元23、傳輸門譯碼單元24。電流鏡單元2本文檔來自技高網...

【技術保護點】
一種存儲器的讀取電路，包括：電流鏡單元，包括柵極相連的第一PMOS管和第二PMOS管，所述第一PMOS管和第二PMOS管的源極連接電源電壓，所述第一PMOS管的漏極連接位線節點，所述第二PMOS管的漏極連接數據節點；其特征在于，還包括：基準電壓產生單元，用于輸出基準電壓，包括第三PMOS管和參考電流源，所述第三PMOS管的柵極與漏極連接并接地，源極為基準電壓輸出端，所述參考電流源一端與電源電壓連接，另一端與所述第三PMOS管的源極連接；運放單元，包括第一輸入端、第二輸入端和比較輸出端，所述第一輸入端與所述基準電壓輸出端連接，所述第二輸入端與所述位線節點連接，所述比較輸出端與所述第一PMOS管和第二PMOS管的柵極連接；傳輸門譯碼單元，包括NMOS管組和PMOS管組，所述NMOS組由預定數量的NMOS管串聯構成，所述PMOS管組由所述預定數量的PMOS管串聯構成，所述NMOS管組的第一端和所述PMOS管組的第一端與所述位線節點連接，所述NMOS管組的第二端和所述PMOS管組的第二端與存儲單元連接，每個NMOS管的柵極分別連接控制信號，每個PMOS管的柵極分別連接對應的控制信號的反相信號。

【技術特征摘要】
1.一種存儲器的讀取電路，包括：電流鏡單元，包括柵極相連的第一PMOS管和第二PMOS管，所述第一PMOS管和第二PMOS管的源極連接電源電壓，所述第一PMOS管的漏極連接位線節點，所述第二PMOS管的漏極連接數據節點；其特征在于，還包括：基準電壓產生單元，用于輸出基準電壓，包括第三PMOS管和參考電流源，所述第三PMOS管的柵極與漏極連接并接地，源極為基準電壓輸出端，所述參考電流源一端與電源電壓連接，另一端與所述第三PMOS管的源極連接；運放單元，包括第一輸入端、第二輸入端和比較輸出端，所述第一輸入端與所述基準電壓輸出端連接，所述第二輸入端與所述位線節點連接，所述比較輸出端與所述第一PMOS管和第二PMOS管的柵極連接；傳輸門譯碼單元，包括NMOS管組和PMOS管組，所述NMOS組由預定數量的NMOS管串聯構成，所述PMOS管組由所述預定數量的PMOS管串聯構成，所述NMOS管組的第一端和所述PMOS管組的第一端與所述位線節點連接，所述N...

【專利技術屬性】
技術研發人員：楊光軍，胡劍，
申請(專利權)人：上海宏力半導體制造有限公司，
類型：發明
國別省市：