可重新配置的邏輯器件制造技術

一種以高速操作的邏輯器件。為了通過生成與輸入信號相關的輸出信號來執行操作，所述邏輯器件包括用于存儲與輸入信號相關的全部可能輸出結果的多個非易失性存儲單元。通過基于輸入信號選擇和訪問所述多個非易失性存儲單元中的一個來生成所述輸出信號。

【技術實現步驟摘要】

本公開涉及可重新配置的邏輯器件和包括該器件的半導體封裝，更具體地，涉及可以通過使用非易失性存儲器件實時重新配置的邏輯器件。
技術介紹
最近，例如可以由用戶容易和任意地設計的可編程邏輯器件(PLD)的可重新配置邏輯器件的使用已經變得很普遍。用戶可以通過控制邏輯器件中包括的互連線之間的布線(routing)來重新配置邏輯器件以執行期望的操作。
技術實現思路
提供一種具有簡單結構并且可以以高速操作的可重新配置的邏輯器件。另外的方面將在接下來的描述中部分地闡明，并且部分地從描述中變得清楚，或可以通過所給出的實施例的實踐被習得。根據本專利技術的一方面，一種用于生成與輸入信號相關的輸出信號以執行操作的邏輯器件包括多個非易失性存儲單元，它們用于存儲與輸入信號相關的全部可能輸出結果；其中，通過基于輸入信號選擇和訪問所述多個非易失性存儲單元中的一個來生成所述輸出信號。可以通過基于輸入信號選擇所述多個非易失性存儲單元中的一個并且將用于執行操作的信息存儲在所選擇的非易失性存儲單元中來重新配置所述邏輯器件。所述邏輯器件還可以包括解碼器，其用于基于輸入信號生成字線信號和位線信號，以及其中可以基于該字線信號和位線信號訪問所述多個非易失性存儲單元。所述邏輯器件還可以包括連接到所述多個非易失性存儲單元的源端的至少一條公共源線。所述多個非易失性存儲單元中的每一個可以包括電阻式存儲器件；以及晶體管，該晶體管包括接收字線信號的柵極、接收位線信號的漏極和連接到該電阻式存儲器件的源極。所述電阻式存儲器件可以連接在晶體管的源極和相應的源端之間。所述邏輯器件還可以包括多條字線，用于向晶體管的柵極傳送字線信號，所述多條字線沿第一方向延伸；以及多條位線，用于向晶體管的漏極傳送位線信號，所述多條位線沿與第一方向基本垂直的第二方向延伸。所述非易失性存儲單元可以在第一方向和第二方向上排列成陣列。所述邏輯器件還可以包括連接在所述多個非易失性存儲單元和解碼器之間的多條分離的源線。所述多條分離的源線中的每一條可以連接到所述多個非易失性存儲單元之中沿第二方向排列的非易失性存儲單元的源端。所述解碼器可以基于輸入信號生成源線信號，以及所述源線信號可以經由所述多條分離的源線被傳送到源端。根據本專利技術的另一方面，一種用于生成與輸入信號相關的輸出信號以執行操作的邏輯器件包括多個非易失性存儲單元，用于存儲與輸入信號相關的全部可能輸出結果；多條字線，用于向所述多個非易失性存儲單元傳送字線信號；以及多條位線，用于向所述多個非易失性存儲單元傳送位線信號，其中，所述邏輯器件通過基于字線信號和位線信號選擇和訪問所述多個非易失性存儲單元中的一個來生成所述輸出信號。所述非易失性存儲單元可以排列成陣列。所述邏輯器件還可以包括連接到所述多個非易失性存儲單元的源端的公共源線。 所述邏輯器件還可以包括用于基于輸入信號生成字線信號和位線信號的解碼器。所述邏輯器件還可以包括連接在所述多個非易失性存儲單元和解碼器之間的多條分離的源線。所述多條分離的源線可以分別連接到所述多個非易失性存儲單元之中布置在所述多條位線延伸的方向上的非易失性存儲單元的源端。附圖說明從下面結合附圖對實施例的描述中，本專利技術的這些和/或其他方面將會變得清楚和更加容易理解，其中圖I是包括一般邏輯器件和外部存儲器件的電子電路模塊的示意性框圖；圖2是包括根據本專利技術實施例的邏輯器件的電子電路模塊的示意性框圖；圖3是根據本專利技術實施例的、包括在邏輯器件中的功能塊的示意性框圖；圖4是根據本專利技術另一實施例的、包括在邏輯器件中的功能塊的示意性框圖；圖5是根據本專利技術實施例的、當圖3的邏輯器件執行讀取操作時使用的信號的時序圖；圖6是圖5的時序圖的部分A的放大視圖；以及圖7是根據本專利技術另一實施例的、包括在邏輯器件中的功能塊的示意性框圖。具體實施例方式現在將詳細參照實施例，所述實施例的示例在附圖中示出，其中貫穿附圖相同的參考標號指代相同的元素。在這點上，實施例可以具有不同的形式并且不應該被解釋為限于此處給出的描述。因此，以下僅僅通過參照附圖描述所述實施例，以說明本專利技術的多個方面。然而，本專利技術可以以許多不同的形式來實施并且不應該被解釋為限于此處闡述的實施例。更確切地說，提供這些實施例是為了使本公開徹底和完整，并且將本專利技術的構思充分地傳達給本領域的普通技術人員。此處使用的術語僅僅出于描述特定實施例的目的而不是意欲限制本專利技術。此處使用的單數形式“一”、“一個”和“該”也意欲包括復數形式，除非上下文明確給出相反說明。還應該理解，“包含”或“包括”當在本說明書中使用時，指定所述的特征、整體、步驟、操作、元件和/或組件的存在，但是并不排除一個或多個其他特征、整體、步驟、操作、元件、組件和/或其組合的存在或添加。如此處使用的，術語“和/或”包括一個或多個相關的列出項的任何一個以及全部組合。應該理解，雖然術語第一、第二、第三等在此用于描述各種不同的元件、組件、區域、層和/或部分，但是這些元件、組件、區域、層和/或部分應當不受這些術語限制。這些術語僅用于將一個元件、組件，區域、層或部分與另一個區域、層或部分區別開。因此，下面討論的第一元件、組件、區域，層或部分可以被稱為第二元件、組件、區域、層或部分，而不偏離本專利技術的教導。此處參照截面圖來描述本專利技術的實施例，所述截面圖是本專利技術的理想化實施例(和中間結構)的示意圖。因而，可能發生例如由于制造技術和/或容差而導致的圖示的形狀的變化。因此，本專利技術的實施例不應該被解釋為限于此處示出的區域的特定形狀，而是將包括例如由于制造而導致的形狀的偏差。 圖I是包括一般邏輯器件10和外部儲存器件15的電子電路模塊I的示意性框圖。參照圖1，電子電路模塊I可以包括具有多個邏輯塊11、12、13和14的邏輯器件10，以及外部存儲器件15。邏輯器件10是可編程邏輯器件(PLD)，例如，現場可編程門陣列(FPGA)、可編程陣列邏輯(PAL)、可編程邏輯陣列(PLA)或通用陣列邏輯(GAL)。外部存儲器件15存儲關于包括在邏輯器件10中的多個邏輯塊11到邏輯塊14之間的互連線的連接信息。例如，外部存儲器件15可以是快閃存儲器或只讀存儲器(ROM)。當向電子電路模塊I提供電力時，存儲在外部存儲器件15中的連接信息被載入到邏輯器件10中。多個邏輯塊11到14基于該連接信息彼此連接。根據多個邏輯塊11到14之間的連接來定義邏輯器件10的操作。因此，為了定義邏輯器件10的操作，關于多個邏輯塊11到14之間的互連線的連接信息應該被編程，被編程的連接信息應該存儲在外部存儲器件15中，并且所存儲的連接信息應該被載入到邏輯器件10中。因此，很難實時重新配置邏輯器件10。此外，為了操作邏輯器件10，外部存儲器件15應該被包括在邏輯器件10中，這增加了電子電路模塊I的大小和其制造成本。圖2是包括根據本專利技術實施例的邏輯器件20的電子電路模塊2的示意性框圖。參照圖2，電子電路模塊2可以包括具有多個邏輯塊21、22、23和24的邏輯器件20。在當前實施例中，邏輯器件20可以包括多個非易失性存儲器件(未示出)。所述多個非易失性存儲器件可以分別布置在多個邏輯塊21到24之間的互連線彼此交叉的區域中或者可以分別布置在多個邏輯塊21到24的每個中所包括的多個功能塊(未示出)之間的互連線彼此本文檔來自技高網...

【技術保護點】
一種用于生成與輸入信號相關的輸出信號以執行操作的邏輯器件，所述邏輯器件包括用于存儲與輸入信號相關的全部可能輸出結果的多個非易失性存儲單元，其中，通過基于輸入信號選擇和訪問所述多個非易失性存儲單元中的一個來生成所述輸出信號。

【技術特征摘要】
...

【專利技術屬性】
技術研發人員：丁亨洙，金鎬正，申在光，崔賢植，
申請(專利權)人：三星電子株式會社，
類型：發明
國別省市：