集成電路測試方法技術

本發明專利技術提供了一種集成電路測試方法，包括設計指標參數確定、電路圖輸入、前仿真、版圖設計、版圖驗證&寄生參數提取、后仿真、流片，其特征在于，前仿真和后仿真使用晶體管級SPICE網表，該晶體管級SPICE網表能轉換為自動測試平臺所需文件。本發明專利技術的測試方法可以極大地縮短芯片測試人員原有編寫測試向量的時間，加快測試的進度；還可以避免設計人員和測試人員之間的理解偏差，完成無縫對接。

【技術實現步驟摘要】

本專利技術涉及ー種，特別是涉及ー種模擬和數模混合集成電路測試。
技術介紹
現今，隨著芯片設計水平的不斷提高和加工エ藝的日趨完善，單芯片的管腳數越來越多，功能也越來越復雜。這就給測試工程師提出了新的難題面對功能如此復雜的芯片，怎樣才能編寫出全面、有效，且基本覆蓋芯片大多數功能的測試圖形文件呢？而且在編寫完成后，文件的錄入也將是一件繁瑣的工作。因此，迫切需要在電子設計自動化(EDA)エ具與自動測試設備(ATE)平臺之間進行靈活轉換的方法。 VCD文件是改值轉儲(Value Change Dump)的簡稱,它是硬件描述語言仿真結果的標準輸出格式，VCD文件是包含有時間量程，范圍定義，堆放了的時間類型和隨著時間的增加實際值的改變等信息的ASCII文件。正是因為它包含了信號的變化信息，就相當于記錄了整個仿真的信息。我們可以這個文件來再現仿真，正可以作為EDA與ATE之間交流的橋梁文件使用。然而現有的數字電路的測試方案，因處理不了模擬電路和數模混合電路芯片的晶體管級網表，從而無法生成測試所需的VCD文件，搭建不了 EDA軟件和ATE測試平臺之間的橋梁。現有技術，如附圖I所示，是數字集成電路的通用設計流程。首先是設計輸入，以Verilog語言的形式形成電路文件，輸入的文件經過編譯后，可以形成對電路邏輯模型的標準描述。第二歩，邏輯仿真，是對如上形成的邏輯描述加入輸入測試信號，檢查輸出信號是否滿足設計要求，在此沒有考慮任何時間關系，只是檢測邏輯是否有錯。采用綜合出的電路結構，對每個邏輯単元添加上對應的時間延遲信息。在此基礎上進行前仿真，檢測電路是否存在邏輯或時序錯誤。第三歩，布局布線，對于通過前仿真的電路系統，從全局到局部，進行每個單元的定位以及相關的連線安排，根據連線的具體長度和負載程度，提取每ー根連線的電阻/電容參數，得到相應的時間延遲信息。第四步，版圖驗證，也即進行設計規則檢查(DRC)和版圖電路圖比對(LVS)，然后進行寄生參數的提取，將提取的連線參數代入到電路中，在此基礎上進行后仿真，檢測電路是否存在邏輯或時序錯誤。在前仿真和后仿真的環節，產生VCD文件，從而用來測試。上述數字集成電路的測試技術方案，在應對模擬電路和數模混合電路測試時，因處理不了晶體管級的網表，從而無法生成測試所需的VCD文件，很難搭建EDA軟件和ATE測試平臺之間的橋梁。
技術實現思路
因此，本專利技術的目的在于解決在模擬和數模混合芯片測試吋，如何把模擬設計和數模混合設計中的SPICE網表轉換成VCD格式的文件，從而直接用于ATE自動測試設備的芯片測試。為此，本專利技術提供了ー種，包括設計指標參數確定、電路圖輸入、前仿真、版圖設計、版圖驗證&寄生參數提取、后仿真、流片，其特征在于，前仿真和后仿真使用晶體管級SPICE網表，該晶體管級SPICE網表能轉換為自動測試平臺所需文件。其中，晶體管級SPICE網表首先轉換為FSDB文件，然后將FSDB文件轉換為V⑶文件，最后將VCD文件轉換為自動測試平臺所需文件格式。其中，使用Nanosim或VCS的EDA軟件將晶體管級SPICE網表轉換為FSDB文件。其中，在Linux平臺的terminal中鍵入命令“fsdb2vcd”，將FSDB文件轉換為VCD文件。其中，使用Vcdto93K Edition軟件將VCD文件轉換成測試平臺所要求的文件格式。其中，自動測試平臺為安捷倫93000S0C測試平臺。其中，自動測試平臺所需文件 包括端ロ信息、時序信息以及測試向量。依照本專利技術的，由于采用了晶體管級SPICE網表，因而可以進行模擬電路仿真，突破了集成電路測試瓶頸，有利于模擬電路設計自動化。同吋，由于采用了 FSDB文件格式作為中轉，將晶體管級網表轉為VCD格式，并進ー步轉化為測試平臺文件格式，可以搭建EDA與ATE之間的平臺，有利于大規模模擬和數模混合電路的測試。采用此專利技術技術方案后，可以統一前端模擬設計人員和芯片測試人員對同一芯片的測試理念，規范芯片的測試方案。簡單來說，即前端的設計人員在電路、版圖仿真時所用的激勵網表，在通過此方案后，可以直接準確無誤地反映給后端的測試人員，測試人員只需把最后生成的V⑶文件導入安捷倫93000S0C測試平臺，生成測試向量，就可以進行芯片測試。這樣做的有益效果如下I.可以極大地縮短芯片測試人員原有編寫測試向量的時間，加快測試的進度；2.可以避免設計人員和測試人員之間的理解偏差，完成無縫對接。本專利技術所述目的，以及在此未列出的其他目的，在本申請獨立權利要求的范圍內得以滿足。本專利技術的實施例限定在獨立權利要求中，具體特征限定在其從屬權利要求中。附圖說明以下參照附圖來詳細說明本專利技術的技術方案，其中圖I顯示了現有技術的數字集成電路設計流程圖；以及圖2顯示了依照本專利技術的模擬和數模混合芯片測試設計流程圖。具體實施例方式以下參照附圖并結合示意性的實施例來詳細說明本專利技術技術方案的特征及其技術效果，公開了模擬和數模混合芯片測試設計方法。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結構或エ藝步驟。這些修飾除非特別說明并非暗示所修飾器件結構或エ藝步驟的空間、次序或層級關系。以下參照附圖ニ所示，詳細說明本專利技術采用的模擬集成電路設計與測試流程。在模擬電路設計部分，和通用的模擬電路設計相同，流程是從設計指標參數設定——> 電路圖輸入——> 前仿真——> 版圖設計——> 版圖驗證&寄生參數提取——> 后仿真——> 流片。具體地第一歩，設計指標參數設定，也即確定各個模塊、子模塊的邏輯連接方式、響應速度、阻抗等等設計指標。第二步，電路圖輸入，將晶體管級的電路圖輸入仿真軟件，進行前仿真，加入輸入測試信號，檢查輸出信號是否滿足設計要求，在此沒有考慮任何時間關系，只是檢測邏輯是否有錯。采用綜合出的電路結構，對每個邏輯単元添加上對應的時間延遲信息。在此基礎上進行前仿真，檢測電路是否存在邏輯或時序錯誤。不同于現有技術的僅能用于數字電路的門級網表，本專利技術采用的是晶體管級的SPCIE網表，SPICE仿真時根據具體的エ藝庫而修改MODEL、器件寬長比等具體參數，因而能特別針對模擬電路進行測試。第三步，版圖設計，也即布局布線，對于通過前仿真的電路系統，從全局到局部，進行每個單元的定位以及相關的連線安排，根據連線的具體長度和負載程度，提取每ー根連 線的電阻/電容參數，得到相應的時間延遲信息。特別是確定模擬電路各個晶體管級器件的長寬比、各個電極面積、連線布局方式等等，從而確定每個晶體管的電路響應特性。第四步，版圖驗證，也即進行設計規則檢查(DRC)和版圖電路圖比對(LVS)，然后進行寄生參數的提取，將提取的連線參數代入到電路中，在此基礎上進行后仿真，檢測電路是否存在邏輯或時序錯誤。第四步采用的仿真文件與第二步類似，也是晶體管級的SPICE網表，特別針對模擬電路進行優化設計。因為晶體管級SPICE網表無法直接轉換成VCD文件，所以需要轉換，在本專利技術中，選擇將晶體管級SPICE網表先轉換成快速信號數據庫(FSDB)文件。FSDB文件是思源科技(Spring Soft)公司開發的ー款仿真軟件Verdi使用一種專用的數據本文檔來自技高網...

【技術保護點】
一種集成電路測試方法，包括設計指標參數確定、電路圖輸入、前仿真、版圖設計、版圖驗證&寄生參數提取、后仿真、流片，其特征在于，前仿真和后仿真使用晶體管級SPICE網表，該晶體管級SPICE網表能轉換為自動測試平臺所需文件。

【技術特征摘要】

【專利技術屬性】
技術研發人員：郝樂，宿曉慧，韓鄭生，羅家俊，
申請(專利權)人：中國科學院微電子研究所，
類型：發明
國別省市：