Reed Solomon解碼器及解碼方法技術

本發明專利技術公開了一種Reed?Solomon解碼器及解碼方法，該解碼器包括：伴隨式計算模塊，其具有2T個伴隨式計算子單元，用于根據待解碼碼流生成2T個伴隨式多項式系數；解碼FIFO存儲器，用于對待解碼碼流進行緩存；求解關鍵方程模塊，用于獲得錯誤位置多項式的系數和錯誤值多項式的系數；和錢氏搜索與錯誤計算模塊，用于計算錯誤值和錯誤位置，以及根據錯誤值和錯誤位置對解碼FIFO存儲器中緩存的待解碼碼流進行糾錯以生成解碼后的碼流。本發明專利技術的Reed?Solomon解碼器具有數據的輸入與輸出之間時間延遲小、糾錯位數可配置的優點。本發明專利技術的解碼方法的解碼速度快，解碼效率高。

【技術實現步驟摘要】
ReedSolomon解碼器及解碼方法
本專利技術涉及編解碼
，特別涉及一種ReedSolomon解碼器及解碼方法。
技術介紹
集成電路已經發展到將一個或多個系統的功能完整的集成在單顆芯片上，成為系統級芯片(SystemonaChip，簡稱為SoC)。隨著半導體技術的進步，以及市場對高性能、高集成度、低功耗、低成本芯片需求的提升，SoC的集成度不斷提高。滿足多種應用的要求，可移植性好、可復用的標準IP將為SOC的開發節省時間和成本。業界已經公認基于IP(IntellectualProperty，以下簡稱IP)復用技術已成為復雜SoC設計的重要技術。這種設計技術是將廠家提供的大量的標準IP模塊集成到一個芯片上，使之形成一個獨立完整的系統。在存儲設備、無線通信、數字電視、衛星通信等領域，ReedSolomon編解碼廣泛應用。然而現有ReedSolomon編解碼的缺點是，數據的輸入輸出延遲較大，糾錯位數不可配置。
技術實現思路
本專利技術旨在至少解決上述技術問題之一。為此，本專利技術的一個目的在于提出一種ReedSolomon解碼器，該解碼器具有數據的輸入與輸出之間時間延遲小、糾錯位數可配置的優點。本專利技術的另一目的在于提出一種糾錯位數可配置、代碼極易擴展的ReedSolomon解碼方法，該方法具有解碼速度快的優點。為了實現上述目的，本專利技術第一方面實施例提出的ReedSolomon解碼器，包括：伴隨式計算模塊，所述伴隨式計算模塊具有2T個伴隨式計算子單元，其中，T為糾錯字符數，所述伴隨式計算模塊用于根據待解碼碼流生成2T個伴隨式多項式系數；解碼FIFO存儲器，所述解碼FIFO存儲器用于對所述待解碼碼流進行緩存；求解關鍵方程模塊，所述求解關鍵方程模塊用于根據所述伴隨式計算模塊生成的2T個伴隨式多項式系數獲得錯誤位置多項式的系數和錯誤值多項式的系數；和錢氏搜索與錯誤計算模塊，所述錢氏搜索與錯誤計算模塊用于根據所述求解關鍵方程模塊獲得的錯誤位置多項式的系數和錯誤值多項式的系數分別計算錯誤值和錯誤位置，以及根據所述錯誤值和錯誤位置對所述解碼FIFO存儲器中緩存的待解碼碼流進行糾錯以生成解碼后的碼流。根據本專利技術實施例的ReedSolomon解碼器，通過預設的糾錯位數T，待解碼流在伴隨式計算模塊中分別用2T個伴隨式計算子單元計算得到2T個伴隨式多項式系數，接著求解關鍵方程模塊根據該2T個伴隨式多項式系數計算得到錯誤位置多項式和錯誤值多項式的系數，然后錢氏搜索與錯誤計算模塊根據該錯誤位置多項式和錯誤值多項式的系數計算得到錯誤值和錯誤位置，最后對緩存在解碼FIFO存儲器中的待解碼流進行糾錯，從而得到解碼后碼流。通過該解碼器可以對預設的糾錯位數靈活配置，從而可以實現該解碼器的多種糾錯能力，且該解碼器具有數據的輸入與輸出之間時間延遲小的優點。本專利技術第二方面實施例的ReedSolomon解碼方法，包括以下步驟：對待解碼碼流進行緩存；根據所述待解碼碼流生成2T個伴隨式多項式系數；根據所述2T個伴隨式多項式系數獲得錯誤位置多項式的系數和錯誤值多項式的系數；根據所述錯誤位置多項式的系數和錯誤值多項式的系數分別計算錯誤值和錯誤位置；和根據所述錯誤值和錯誤位置對所述緩存的待解碼碼流進行糾錯以生成解碼后的碼流。根據本專利技術實施例的ReedSolomon解碼方法，能夠對糾錯位數進行靈活配置、且具有代碼極易擴展的優點。此外，該方法對待解碼流的解碼前后的輸入與輸出之間的時間延遲相對較短，進而提高解碼效率。本專利技術附加的方面和優點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本專利技術的實踐了解到。附圖說明本專利技術上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，其中：圖1為本專利技術實施例的ReedSolomon解碼器的結構圖；圖2為本專利技術實施例的伴隨式計算模塊的結構圖；圖3為本專利技術實施例的伴隨式計算模塊的功能計算子單元的結構圖；圖4為本專利技術實施例的求解關鍵方程模塊的結構圖；圖5為本專利技術實施例的求解關鍵方程模塊的第一類迭代處理單元的結構圖；圖6為本專利技術實施例的求解關鍵方程模塊的第二類迭代處理單元的結構圖；圖7為本專利技術實施例的求解關鍵方程模塊的第三類迭代處理單元的結構圖；圖8為本專利技術實施例的錢氏搜索與錯誤計算模塊的結構圖；圖9為本專利技術實施例的錢氏搜索計算單元0的結構圖；圖10為本專利技術實施例的錢氏搜索計算單元1至T的結構圖；圖11為本專利技術實施例的福尼公式計算單元0的結構圖；圖12為本專利技術的福尼公式計算單元1至T-1的結構圖；圖13為本專利技術的解碼器主控制器的狀態配置與轉換示意圖；和圖14為本專利技術實施例的ReedSolomon解碼方法的流程圖，其中，圖2、圖4和圖8中所示的t為糾錯字符數。具體實施方式下面詳細描述本專利技術的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本專利技術，而不能解釋為對本專利技術的限制。在本專利技術的描述中，需要說明的是，除非另有明確的規定和限定，術語“安裝”、“相連”、“連接”應做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或一體地連接；可以是機械連接，也可以是電連接；可以是直接相連，也可以通過中間媒介間接相連，可以是兩個元件內部的連通。對于本領域的普通技術人員而言，可以具體情況理解上述術語在本專利技術中的具體含義。以下結合附圖1-13首先描述根據本專利技術實施例的ReedSolomon解碼器。如圖1所示，為本專利技術實施例的ReedSolomon解碼器的結構圖。根據本專利技術實施例的ReedSolomon解碼器100包括伴隨式計算模塊110、解碼FIFO存儲器120、求解關鍵方程模塊130和錢氏搜索與錯誤計算模塊140。伴隨式計算模塊110具有2T個伴隨式計算子單元，T為糾錯字符數，所述伴隨式計算模塊110用于根據待解碼碼流生成2T個伴隨式多項式系數。糾錯位數T的值可以根據需要進行配置，從而靈活改變該解碼器100的糾錯能力，對于待解碼碼流，如果其要求精度高，可以通過增加T值的方式提高解碼精度。解碼FIFO存儲器120用于對所述待解碼碼流進行緩存。當需要待解碼碼流的時候，從解碼FIFO存儲器120獲得待解碼碼流的速度快，節省時間。求解關鍵方程模塊130用于根據所述伴隨式計算模塊110生成的2T個伴隨式多項式系數獲得錯誤位置多項式的系數和錯誤值多項式的系數。作為一個具體的例子，在本專利技術的一些示例中，求解關鍵方程模塊130可以采用RiBM算法進行迭代計算，從而得到錯誤位置多項式的系數和錯誤值多項式的系數。錢氏搜索與錯誤計算模塊140用于根據所述求解關鍵方程模塊130獲得的錯誤位置多項式的系數和錯誤值多項式的系數分別計算錯誤值和錯誤位置，以及根據所述錯誤值和錯誤位置對所述解碼FIFO存儲器120中緩存的待解碼碼流進行糾錯以生成解碼后的碼流。根據本專利技術實施例的ReedSolomon解碼器100，通過預設的糾錯位數T，待解碼流在伴隨式計算模塊110中分別用2T個伴隨式計算子單元計算得到2T個伴隨式多項式系數，接著求解關鍵方程模塊130根據該2T個伴隨式多項式系數計算得到錯誤位置多項式和錯誤值多項式的系數，然后錢本文檔來自技高網...

【技術保護點】
一種Reed？Solomon解碼器，其特征在于，包括：伴隨式計算模塊，所述伴隨式計算模塊具有2T個伴隨式計算子單元，其中，T為糾錯字符數，所述伴隨式計算模塊用于根據待解碼碼流生成2T個伴隨式多項式系數；解碼FIFO存儲器，所述解碼FIFO存儲器用于對所述待解碼碼流進行緩存；求解關鍵方程模塊，所述求解關鍵方程模塊用于根據所述伴隨式計算模塊生成的2T個伴隨式多項式系數獲得錯誤位置多項式的系數和錯誤值多項式的系數；和錢氏搜索與錯誤計算模塊，所述錢氏搜索與錯誤計算模塊用于根據所述求解關鍵方程模塊獲得的錯誤位置多項式的系數和錯誤值多項式的系數分別計算錯誤值和錯誤位置，以及根據所述錯誤值和錯誤位置對所述解碼FIFO存儲器中緩存的待解碼碼流進行糾錯以生成解碼后的碼流。

【技術特征摘要】
1.一種ReedSolomon解碼器，其特征在于，包括：伴隨式計算模塊，所述伴隨式計算模塊具有2T個伴隨式計算子單元，其中，T為糾錯字符數，所述伴隨式計算模塊用于根據待解碼碼流生成2T個伴隨式多項式系數；解碼FIFO存儲器，所述解碼FIFO存儲器用于對所述待解碼碼流進行緩存；求解關鍵方程模塊，所述求解關鍵方程模塊用于根據所述伴隨式計算模塊生成的2T個伴隨式多項式系數獲得錯誤位置多項式的系數和錯誤值多項式的系數，所述錯誤位置多項式可表示為：∧(z)＝1+λ1z+λ2z2+....+λrzr，所述錯誤值多項式可表示為：Ω(z)＝ω0+ω1z+ω2z2+....+ωr-1zr-1，關鍵方程多項式表示為：∧(z)·S(z)＝Ω(z)modz2r，其中，r為糾錯字符數，S(z)為伴隨式多項式，z為有限域變量，λ1至λr為錯誤位置多項式的系數，ω1…ωr為錯誤值多項式的系數；和錢氏搜索與錯誤計算模塊，所述錢氏搜索與錯誤計算模塊用于根據所述求解關鍵方程模塊獲得的錯誤位置多項式的系數和錯誤值多項式的系數分別計算錯誤值和錯誤位置，以及根據所述錯誤值和錯誤位置對所述解碼FIFO存儲器中緩存的待解碼碼流進行糾錯以生成解碼后的碼流。2.如權利要求1所述的ReedSolomon解碼器，其特征在于，還包括：解碼器主控制器，所述解碼器主控制器分別與所述解碼FIFO存儲器、所述伴隨式計算模塊、所述求解關鍵方程模塊和所述錢氏搜索與錯誤計算模塊相連，所述解碼器主控制器用于控制所述伴隨式計算模塊、所述求解關鍵方程模塊、所述錢氏搜索與錯誤計算模塊和所述解碼FIFO存儲器的工作狀態。3.如權利要求2所述的ReedSolomon解碼器，其特征在于，所述伴隨式計算模塊還用于根據所述2T個伴隨式計算子單元的計算結果生成錯誤標志位。4.如權利要求3所述的ReedSolomon解碼器，其特征在于，所述伴隨式計算模塊進一步包括2T個伴隨式計算子單元和與所述2T個伴隨式計算子單元相連的伴隨式狀態機，所述2T個伴隨式計算子單元，用于在所述伴隨式狀態機的控制下分別根據所述待解碼碼流生成2T個伴隨式多項式系數；所述伴隨式狀態機，用于根據所述解碼器主控制器的控制信號控制所述2T個伴隨式計算子單元的工作時序，及根據所述2T個伴隨式多項式系數判斷是否存在錯誤，以生成所述錯誤標志位。5.如權利要求4所述的ReedSolomon解碼器，其特征在于，所述伴隨式計算子單元進一步包括有限域加法器、與所述有限域加法器相連的常數項有限域乘法器，和分別與所述有限域加法器和所述常數項有限域乘法器相連的寄存器，所述有限域加法器用于對所述待解碼碼流和所述常數項有限域乘法器的輸出結果進行有限域加法處理以生成伴隨式多項式系數；所述常數項有限域乘法器用于對所述寄存器的輸出的多項式系數和有限域常數進行乘法處理；所述寄存器具有加載和保持功能，所述寄存器根據所述伴隨式狀態機的控制信號進行所述伴隨式多項式系數的加載和輸出，其中，所述寄存器在所述控制信號為保持信號時，保持所述寄存器的輸出不變，在所述控制信號為加載信號時，所述寄存器加載并輸出相應的伴隨式多項式系數。6.如權利要求1所述的ReedSolomon解碼器，其特征在于，所述求解關鍵方程模塊根據RiBM算法進行迭代計算以獲得錯誤位置多項式的系數和錯誤值多項式的系數。7.如權利要求6所述的ReedSolomon解碼器，其特征在于，所述求解關鍵方程模塊進一步包括2T個依次相連的第一類迭代處理單元、T個依次相連的第二類迭代處理單元、1個第三類迭代處理單元和分別與所述第一類迭代處理單元、第二類迭代處理單元和第三類迭代處理單元相連的解關鍵方程狀態機，其中，所述第一類迭代處理單元用于根據所述解關鍵...

【專利技術屬性】
技術研發人員：張威，朱子宇，
申請(專利權)人：比亞迪股份有限公司，
類型：發明
國別省市：