本發明專利技術涉及一種解決QC-LDPC碼低延時并行編碼的方案，其特征在于，所述QC-LDPC低延時并行編碼器主要由寄存器、求和陣列、選擇擴展器和b位二輸入異或門四部分組成。本發明專利技術提供的QC-LDPC低延時并行編碼器無緩存延時，能在總體上提高編碼速度的條件下有效減少資源需求，具有控制簡單、資源消耗少、功耗小、成本低等優點。
【技術實現步驟摘要】
本專利技術涉及通信領域，特別涉及一種通信系統中QC-LDPC碼并行編碼器的低延時實現方法。
技術介紹
由于在傳輸信道中存在的各種失真和噪聲會對發送信號產生干擾，接收端不可避免地會出現數字信號產生誤碼的情況。為了降低誤碼率，需要采用信道編碼技術。低密度奇偶校驗(Low-Density Parity-Check, LDPC)碼以其逼近Shannon限的優異性能成為信道編碼領域的研究熱點。準循環LDPC碼(Quasic-LDPC，QC-LDPC)碼是一種特殊的LDPC碼,其編碼可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator，SRAA)加以實現。 SRAA法是利用生成矩陣G進行編碼。QC-LDPC碼的生成矩陣G是由aXt個bXb階循環矩陣Gi^ (I彡i彡a, I彡j彡t)構成的陣列，t=a+c。與信息向量對應的一部分生成矩陣是單位矩陣，與校驗向量對應的其余部分生成矩陣是高密度矩陣。并行SRAA法的編碼速度快，但需要先把信息向量緩存完畢才能開始編碼，導致延時長。如果采用逐位輸入信息比特的方式，那么緩存信息向量造成的延時長達ab個時鐘周期。并行SRAA法完成一次編碼需要b+t個時鐘周期，需要(ac+t)b個寄存器、acb個二輸入與門和acb個二輸入異或門。假設循環矩陣的階數b不是素數，可被分解為b=UX (1!<1)，其中，11不等于1，1不等于b。QC-LDPC高速編碼的現有解決方案是采用并行SRAA法，所需的編碼時間僅為b+t個時鐘周期。然而，逐位串行緩存信息向量造成的延時長達ab個時鐘周期，遠遠大于編碼時間。即使以u位并行方式高速緩存信息向量，也會產生ax個時鐘周期的延時。此外，當采用硬件實現高速編碼時，如此多的資源需求意味著功耗大、成本高。
技術實現思路
針對QC-LDPC碼高速編碼的現有實現方案中存在的延時長和資源需求量大缺點，本專利技術提供了一種低延時的并行編碼方法，無緩存延時，能在總體上提高編碼速度的同時，減少資源需求。如圖I所示，QC-LDPC碼的低延時并行編碼器主要由4種功能模塊組成寄存器、求和陣列、選擇擴展器和b位二輸入異或門。整個編碼過程分4步完成第I步，清零寄存器Ra+1 Rt ;第2步，并行輸入u位信息比特em, em+1, ...，(O ( n<ax),寄存器R1 Ra串行左移u位，緩沖信息向量s，選擇擴展器的塊行號控制端輸入P=[n/x]+l (符號[n/X]表示不大于n/x的最大整數)，選擇擴展器Α Μ。根據P的數值分別從求和陣列的輸出端中選擇b個共同構成向量(em，與子塊行矩陣Up的乘積，b位二輸入異或門A1 (I彡I彡c)將乘積的第I段b比特與寄存器Ra+1串行循環左移u位的結果相加，和存回寄存器Ra+1 ;第3步，以I為步長遞增改變η的取值，重復第2步ax次；第4步，并行輸出碼字V= (S，P)。本專利技術提供的QC-LDPC低延時并行編碼器，能在總體上提高編碼速度的前提下有效減少資源需求，從而達到降低硬件成本和功耗的目的。關于本專利技術的優點與精神可通過接下來的專利技術詳述及附圖得到進一步的了解。附圖說明圖I是QC-LDPC碼的低延時并行編碼器整體結構；圖2是求和陣列的構成示意圖；圖3比較了傳統的并行SRAA法與本專利技術的編碼速度和資源消耗。具體實施例方式下面結合附圖和具體實施例對本專利技術作進一步說明，但不作為對本專利技術的限定。 QC-LDPC碼是一類特殊的LDPC碼，它的生成矩陣G和校驗矩陣H都是由循環矩陣構成的陣列，具有分段循環特點，故被稱為準循環LDPC碼。從行的角度看，循環矩陣的每一行都是上一行(首行是末行)循環右移一位的結果；從列的角度看，循環矩陣的每一列都是前一列(首列是末列)循環下移一位的結果。循環矩陣的行向量構成的集合與列向量構成的集合完全相同，因此，循環矩陣完全可由它的首行或首列來表征。QC-LDPC碼的生成矩陣G是由aXt個bXb階循環矩陣Gi,」(I彡i彡a, I彡j彡t)構成的陣列I O …O Gl,,+1 Gl.a^2 …Gu0 I ··· O G2iiu G2a+2 ··· G2rCj- ........( ) ο O …Jr Gaa+i Ga'a+1 …Ga't_G (或H)的連續b行和b列分別被稱為塊行和塊列。假設循環矩陣的階數b不是素數，可被分解為b=ux (u<x)，其中，u不等于l，x不等于b。那么，生成矩陣G第P(l^P <a)塊行、后c塊列中所有循環矩陣的前u行構成了一個UXbc階矩陣，稱之為子塊行矩陣，記作Up。Up可視為由be個u維列向量構成的。生成矩陣G對應碼字V= (S，P) ,G的前a塊列對應的是信息向量S= Gci, e1；…，,后c塊列對應的是校驗向量P。以b比特為一段，信息向量s被等分為a段，即S=(Sl，S2,…，Sa);校驗向量P被等分為C段,即P= (P1, P2,…，P。)。由式(I)、循環矩陣和子塊行矩陣的特點，圖I給出了 QC-LDPC碼的低延時并行編碼器，它主要由寄存器、求和陣列、選擇擴展器和b位二輸入異或門四種功能模塊組成。寄存器R1 Ra用于緩存信息向量S= (Sl，S2, -,Sa)，寄存器Ra+1 Rt用于計算和存儲校驗向量P= (P1, P2, ···, Pc)。求和陣列對并行輸入的u位信息比特em, em+1,…，(O ( n〈ax)進行求和，具體而言，是從中選取m (I SmSu)個不同的元素進行模2加。由排列組合知識可知，窮舉可得到2U-1個不同的求和表達式。2U-1個求和表達式可用2U-1個多輸入異或門加以實現。多輸入異或門的輸入端數目范圍是1、，當只有一個輸入端時，單輸入異或門實際上是直連線。綜上，求和陣列有u個輸入端和2U-1個輸出端，其內部由2U-1個多輸入異或門組成，如圖2所示。選擇擴展器M1(ISISc)受控于生成矩陣G的塊行號P，它與向量(em，、+1，···，em+u-i) (O ( n〈ax)的關系為P =[n/x]+l (符號[n/x]表示不大于n/x的最大整數)。選擇擴展器札 M。在求和陣列運算結果的基礎上,完成向量(em, em+1,…，Gun^1) (O ( n〈ax)與子塊行矩陣Up (l^P Sa)的并行乘法。選擇擴展器M1從求和陣列的2U-1個輸出端中選擇一部分并擴展成b個，以構成向量(em，em+1,…，θ-Μ)與子塊行矩陣Up乘積的第I段b比特，選擇方式完全取決于Up的be個列向量。b位二輸入異或門A1 (I ^ I ^ c)將向量(em, em+1, ...，一窗糾)(O ( n〈ax)與子塊行矩陣Up乘積的第I段b比特累加到寄存器Ra+1中。本專利技術提供了一種QC-LDPC碼的低延時并行編碼方法，結合QC-LDPC碼的低延時并行編碼器(如圖I所示)，其編碼步驟描述如下第I步，清零寄存器Ra+1 Rt ； 第2步，并行輸入u位信息比特em，em+1，…，(O ( n<ax),寄存器R1 Ra串行左移u位，緩沖信息向量S，選擇擴展器的塊行號控制端輸入P = [n/x]+1，選擇擴展器Mi M。根據P的數值分別從求和陣列的輸出端中選擇一部分并擴展成b個，以共同構成向量(em，em+1，…，與子塊本文檔來自技高網...
【技術保護點】
一種QC？LDPC碼的低延時并行編碼器，QC？LDPC碼的生成矩陣G是由a×t個b×b階循環矩陣Gi,j構成的陣列，其中，a、t、b是正整數，c=t？a，1≤i≤a，1≤j≤t，b=ux，u、x是正整數，生成矩陣G對應碼字v=(s,p)，G的前a塊列對應的是信息向量s=(e0,e1,…,eab？1)，后c塊列對應的是校驗向量p，以b比特為一段，信息向量s被等分為a段，即s=(s1,s2,…,sa)，校驗向量p被等分為c段，即p=(p1,p2,…,pc)，其特征在于，所述編碼器包括以下部件：寄存器R1～Rt，寄存器R1～Ra用于緩存信息向量s=(s1,s2,…,sa)，寄存器Ra+1～Rt用于計算和存儲校驗向量p=(p1,p2,…,pc)；求和陣列，對并行輸入的u位信息比特eun,eun+1,…,eun+u？1進行組合求和，其中，0≤neun,eun+1，...,eun+u？1)與子塊行矩陣Uρ乘積的第l段b比特累加到寄存器Ra+1中，其中，1≤l≤c。...
【技術特征摘要】
1.一種QC-LDPC碼的低延時并行編碼器，QC-LDPC碼的生成矩陣G是由aXt個bXb階循環矩陣Gi,」構成的陣列,其中，a、t、b是正整數,c=t-a, l^i^a,t,b=ux,u、x是正整數，生成矩陣G對應碼字V= (S，P)，G的前a塊列對應的是信息向量S= (e0, θ1；…，^1)，后c塊列對應的是校驗向量P，以b比特為一段，信息向量s被等分為a段，即S=(Sl，S2,…，sa)，校驗向量P被等分為c段，即P= (Pl, P2,…，P。)，其特征在于，所述編碼器包括以下部件 寄存器R1 Rt，寄存器R1 Ra用于緩存信息向量S= (Sl, S2,-, sa)，寄存器Ra+1 Rt用于計算和存儲校驗向量P= (P1, Pb…，Pc); 求和陣列，對并行輸入的U位信息比特em，em+1，…，em+u_i進行組合求和，其中，O ^ n<ax ； 選擇擴展器M1 M。，在求和陣列運算結果的基礎上，完成向量(em，em+1，…，與子塊行矩陣Up的并行乘法，其中，I彡P彡a，P=[n/x]+l，符號[n/x]表示不大于n/x的最大整數； b位二輸入異或門A1 AyA1將向量(em，em+1，. . .，與子塊行矩陣Up乘積的第I段b比特累加到寄存器Ra+1中，其中，I彡I彡C。2.如權利要求I所述的并行編碼器，其特征在于，所述子塊行矩陣Up是由生成矩陣G第P塊行、后c塊列中所有循環矩陣的前u行構成的。3.如權利要求I所述的并行編碼器，其特征在于，所述求和陣列有u個輸入端和2U-1個輸出端，求和陣列對并行輸入的u位信息比特em，em+1，…，進行組合求和，所有子塊行矩陣共有2U_1個不同的非零列向量,它們與向量(em, em+1,…，Gun^1)的內積對應...
【專利技術屬性】
技術研發人員：蔡超時，張鵬，楊霏，
申請(專利權)人：蘇州威士達信息科技有限公司，
類型：發明
國別省市：
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