組裝半導體器件的方法技術

一種組裝半導體器件的方法，半導體器件包括提供導電引線框面板，以及選擇性半蝕刻所述引線框面板的頂側，以便提供多個管腳焊盤。將倒裝芯片管芯附接并且電連接到所述管腳焊盤，然后以模塑料封裝所述引線框面板和管芯。在引線框面板的背面執行第二選擇性半蝕刻步驟，以便形成多個分離的輸入/輸出管腳。每個輸入/輸出管腳的側壁包括橫截面為弓形的表面。

【技術實現步驟摘要】

本專利技術涉及半導體封裝，并且更具體地，涉及使用半蝕刻處理。
技術介紹
在常規的倒裝芯片(FC)方形扁平無引腳(QFN)封裝中，通常借助相關管芯外圍上的互連焊盤形成管芯和引線框之間的電連接。然而，對于許多管芯，互連焊盤位于管芯的中央部分，包括用于電源和接地連接的互連焊盤。這種管芯不能安裝在常規的FC QFN封裝內，除非改變管芯焊盤布局，并且將某些外圍管芯焊盤專用于接地或電源連接。 希望提供ー種具有相對高密度的輸入/輸出(I/O)管腳的基于引線框的FC QFN封裝，這些管腳分布在包括相對于管芯的中央和外圍部分的QFN封裝的底面上的陣列中。常規的陣列QFN封裝使用鋸刃以便分切相鄰封裝的管腳和管芯標記。由于切割過度損壞封裝，而切割不足不能完全隔離管腳，因而分切處理具有半切割問題。希望采用可以避免半切割問題的用于制造FC QFN封裝的處理。附圖說明當結合附圖閱讀吋，將會更好地理解本專利技術的優選實施例的下列詳細描述。作為例子示出本專利技術，并且本專利技術不受附圖的限制，其中類似的參考號指示類似的元件。應當理解，附圖不是按比例繪制的，并且已被出于易于理解本專利技術目的進行了簡化。圖IA和IB示出了芯片級封裝(CSP)FC陣列QFN封裝的橫截面圖和底面圖；圖2A示出了根據本專利技術的實施例用于組裝CSP FC陣列QFN封裝的處理的步驟；圖2B示出了具有弓形側壁的管腳焊盤的細節；圖3A和3B示出了非CSP (標準尺寸)FC陣列QFN封裝的橫截面圖和底面圖；圖4示出了根據本專利技術的實施例用于組裝非CSP FC陣列QFN封裝的處理的步驟；圖5示出了圖4的選擇性電鍍(步驟40)的細節；圖6示出了圖4的引線框頂側半蝕刻(步驟41)的細節。具體實施例方式根據本專利技術，一種用于組裝半導體器件的處理包括提供導電引線框面板；選擇性半蝕刻所述引線框面板的頂側，以便提供多個管腳焊盤；以模塑料(molding compound)封裝所述引線框面板和管芯；和選擇性半蝕刻所述引線框面板的背面以便形成多個單獨的輸入/輸出管腳。引線框面板可以包括銅。半導體器件可以包括芯片尺寸封裝(CSP)?？商鎿Q地，半導體器件可以包括非CSP或標準尺寸封裝。半導體器件可以包括基于引線框的方形扁平無引腳(QFN)封裝。每個輸入/輸出管腳的側壁可以包括ー個或多個弓形或橫截面為拱形的表面。多個輸入/輸出管腳可被布置在半導體器件底面上的ニ維陣列中。選擇性半蝕刻的步驟可以包括以諸如錫/鉛或鎳/鈀的合金選擇性電鍍。附接倒裝芯片管芯的步驟可以包括向管腳焊盤施加焊料凸塊或焊球，并且給器件施加升高的溫度以便回流或熔化焊料凸塊或焊球。圖I是CSP FC陣列QFN封裝10的橫截面圖，其通常不會比封裝10內的管芯11的尺寸大很多(小于X I. 2)。圖IB是包括分布在管芯11之下的多個I/O管腳12的QFN封裝10的底視圖。I/O管腳12分布在相對于管芯11包括中央和外圍位置的QFN封裝10的底面上的ニ維陣列中。下面參考圖2A中的處理流程圖描述組裝CSP FC陣列QFN封裝10的處理。組裝處 理以用于形成QFN封裝的引線框的銅板13開始。在步驟20中銅板13被以諸如錫/鉛或鎳/鈀的合金掩蔽并且選擇性在頂側電鍍。對銅板13上的目標區域14應用選擇性電鍍， 并且不對其它區域應用電鍍。下面參考圖5描述執行選擇性電鍍步驟20的ー種方法。在選擇性電鍍步驟20之后，在步驟21中銅板13(引線框)被在頂側選擇性蝕刻到銅板13原始厚度的近似一半?？梢杂氓I上已知的任意適合方式和任意適合手段(例如，使用酸)執行半蝕刻步驟21。銅板13頂側上的半蝕刻步驟21在引線框的表面之上以凸周隹(in relief)產生多個連結的管腳焊盤15。在半蝕刻步驟21之后，在步驟22和23將倒裝芯片管芯16附接到多個管腳焊盤15。在步驟22，給管腳焊盤15施加焊料，以便形成焊料凸塊或焊球17。然后將管芯16定位在引線框上使得管芯16上的管芯焊盤與焊料凸塊或焊球17對準。在步驟23，執行回流處理，其中給焊球17加高溫(elevated temperature)以便熔化焊球17和多個管腳焊盤15,從而管芯16上的相應管芯焊盤借助焊球17附接并且電連接到管腳焊盤15。 管芯附接步驟22和23之后是封裝步驟24，封裝步驟24以模塑料18封裝銅板(弓丨線框)13和管芯16。封裝步驟24之后是銅板(引線框)13背面上的第二掩蔽和選擇性電鍍步驟25，其中對銅板13的目標區域19應用第二選擇性電鍍，而不對其它區域應用電鍍。第二電鍍步驟25類似于第一電鍍步驟20，其在下面參考圖5更詳細地描述。在選擇性電鍍步驟25之后，在步驟26將銅板(引線框)13的背面選擇性蝕刻(去除)到銅板13原始厚度的近似一半?？梢杂氓I上已知的任意適合方式和任意適合手段(例如，使用酸)執行半蝕刻步驟26。銅板13背面上的半蝕刻步驟26產生對應于圖IB中的I/O管腳12的多個分離的管腳12。半蝕刻步驟21和26的ー個好處是I/O管腳12的側壁不是被平直或垂直蝕刻。而是如圖2B所示，蝕刻處理形成具有弓形或橫截面為拱形的表面12a和12b的I/O管腳12側壁，其提供了與模塑料18更好的鍵鎖或模鎖，以及用干與電路板上的焊料的結合。例如，與管腳12的上半部相關聯的弓形表面12a提供了用干與模塑料18結合的鍵，并且與管腳12的下半部相關聯的弓形表面12b提供了用干與電路板(未示出)上的焊料結合的鍵。在半蝕刻步驟26之后，在步驟27中諸如以鋸將半導體面板分切為單個QFN半導體器件。借助本領域已知的切割工具執行分切步驟27。分切步驟27之前可以有將焊料掩模或焊料抗蝕劑應用于銅板13底面上的目標區域28的附加(可選)步驟，以便減少在表面安裝技術(SMT)處理過程中短路管腳12的風險?？梢杂氓I上已知的任意適合方式和任意適合手段，諸如選擇性蝕刻，執行將焊料掩?；蚝噶峡刮g劑應用于目標區域28的步驟。目標區域28是I/O管腳12之間的區域。圖3A是通常大于相關的管芯31的尺寸的非CSP (標準尺寸)FC陣列QFN封裝30的橫截面圖。圖3B是包括多個內部和外部I/O管腳32、33的QFN封裝30的底平面視圖。內部I/O管腳32的位置對應于管芯31上的相應焊盤的位置。提供外部I/O管腳33，以便便于通過跡線34從內部I/O管腳32重定位或重分布。圖3B中的虛線I (或2)對應于圖4所示的橫截面圖。下面參考圖4的處理流程圖描述組裝非CSP FC陣列QFN封裝30的方法。該制造處理以將形成QFN封裝30的引線框的銅板29開始。在步驟40銅板29被以諸如錫/鉛或鎳/鈀的合金掩蔽并且選擇性地在頂側電鍍。對銅板29上的目標區域35應用選擇性電鍍，并且不對其它區域應用電鍍。下面參考圖5描述執行選擇性電鍍步驟40的ー種方法。 在選擇性電鍍步驟40之后，在步驟41在頂側將銅板29 (引線框)選擇性蝕刻到銅板40的厚度的近似一半。可以用エ業上已知的任意適合方式和任意適合手段(例如，使用酸)執行半蝕刻步驟41。銅板29頂側上的半蝕刻步驟41在銅板29 (引線框)的表面之上以凸雕產生多個連結的管腳焊盤36。在半蝕刻步驟41之后，在步驟42和43將倒裝芯片管芯37附接到多個管腳焊盤36。在步驟42，給管腳焊盤36施加凸塊或球本文檔來自技高網...

【技術保護點】
一種組裝半導體器件的方法，包括以下步驟：提供導電引線框面板；選擇性半蝕刻所述引線框面板的頂側以提供多個管腳焊盤；將倒裝芯片管芯附接并且電連接到所述管腳焊盤；以模塑料封裝所述引線框面板和管芯；以及選擇性半蝕刻所述引線框面板的背面以形成多個分離的輸入/輸出管腳。

【技術特征摘要】
1.一種組裝半導體器件的方法，包括以下步驟 提供導電引線框面板； 選擇性半蝕刻所述引線框面板的頂側以提供多個管腳焊盤； 將倒裝芯片管芯附接并且電連接到所述管腳焊盤； 以模塑料封裝所述引線框面板和管芯；以及 選擇性半蝕刻所述引線框面板的背面以形成多個分離的輸入/輸出管腳。2.如權利要求I的組裝半導體器件的方法，其中所述引線框面板包括銅板。3.如權利要求I的組裝半導體器件的方法，其中所述半導體器件包括芯片尺寸封裝(CSP)。4.如權利要求I的組裝半導體器件的方法，其中所述半導體器件包括方形扁平無引腳(QFN)引線框封裝。5.如權利要求I的組裝...

【專利技術屬性】
技術研發人員：黃美權，劉赫津，王志杰，葉德洪，張漢民，
申請(專利權)人：飛思卡爾半導體公司，
類型：發明
國別省市：