一種基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及制備方法技術

本發明專利技術公開了一種基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及制備方法，其過程為：在SOI襯底上生長N型Si外延層作為雙極器件集電區，制備深槽隔離，然后依次制備基極多晶、基區、發射區，形成SiGe?HBT器件；在NMOS器件區域刻蝕深槽，選擇性生長晶面為（100）的應變Si外延層，制備應變Si溝道NMOS器件；在PMOS器件有源區，選擇性生長晶面為（110）的應變SiGe外延層，制備SiGe溝道PMOS器件；構成混合晶面雙多晶BiCMOS集成器件及電路。本發明專利技術充分利用張應變Si材料空穴遷移率高于體Si材料和壓應變SiGe材料電子遷移率高于體Si材料的特點，基于SOI襯底，制備出性能增強的混合晶面雙多晶應變BiCMOS集成電路。

【技術實現步驟摘要】

本專利技術屬于半導體集成電路
，尤其涉及。
技術介紹
在信息技術高度發展的當代，以集成電路為代表的微電子技術是信息技術的關鍵。集成電路作為人類歷史上發展最快、影響最大、應用最廣泛的技術，其已成為衡量一個國家科學技術水平、綜合國力和國防力量的重要標志。 對微電子產業發展產生巨大影響的“摩爾定律”指出集成電路芯片上的晶體管數目，約每18個月增加I倍，性能也提升I倍。40多年來，世界微電子產業始終按照這條定律不斷地向前發展，電路規模已由最初的小規模發展到現在的超大規模。Si材料以其優異的性能，在微電子產業中一直占據著重要的地位，而以Si材料為基礎的CMOS集成電路以低功耗、低噪聲、高輸入阻抗、高集成度、可靠性好等優點在集成電路領域中占據著主導地位。隨著器件特征尺寸的逐步減小，尤其是進入納米尺度以后，微電子技術的發展越來越逼近材料、技術、器件的極限，面臨著巨大的挑戰。當器件特征尺寸縮小到65納米以后，MOS器件中的短溝效應、強場效應、量子效應、寄生參量的影響、工藝參數漲落等問題對器件泄漏電流、亞閾特性、開態/關態電流等性能的影響越來越突出；而且隨著無線移動通信的飛速發展，對器件和集成電路的性能，如頻率特性、噪聲特性、封裝面積、功耗和成本等提出了更高的要求，傳統硅基工藝制備的器件和集成電路越來越無法滿足新型、高速電子系統的需求。CMOS集成電路的一個重要性能指標，是NMOS和PMOS器件的驅動能力，而電子和空穴的遷移率分別是決定其驅動能力的關鍵因素之一。為了提高NMOS器件和PMOS器件的性能進而提高CMOS集成電路的性能，兩種載流子的遷移率都應當盡可能地高。早在上世紀五十年代，就已經研究發現在硅材料上施加應力，會改變電子和空穴的遷移率，從而改變半導體材料上所制備的NMOS和PMOS器件的性能。但電子和空穴并不總是對同種應力做出相同的反應。同時，在相同的晶面上制備NMOS器件和PMOS器件，它們的遷移率并不能同時達到最優。SOI (Silicon-On-Insulator,絕緣襯底上的娃)技術是在頂層娃和背襯底之間引入了一層埋氧化層。通過在絕緣體上形成半導體薄膜，SOI材料具有了體硅所無法比擬的優點；實現了集成電路中元器件的介質隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應；采用這種材料制成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應小及特別適用于低壓低功耗電路等優勢，因此可以說SOI將有可能成為深亞微米的低壓、低功耗集成電路的主流技術。此外，SOI材料還被用來制造MEMS光開關，如利用體微機械加工技術。由于Si材料載流子材料遷移率較低，所以采用Si BiCMOS技術制造的集成電路性能，尤其是頻率性能，受到了極大的限制；而對于SiGe BiCMOS技術，雖然雙極晶體管采用了 SiGe HBT，但是對于制約BiCMOS集成電路頻率特性提升的單極器件仍采用Si CMOS，所以這些都限制BiCMOS集成電路性能地進一步提升。
技術實現思路
本專利技術的目的在于提供基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件及制備方法。本專利技術的目的在于提供一種基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，NMOS器件為應變Si平面溝道，PMOS器件為應變SiGe平面溝道，雙極器件的基區為SiGe材料。進一步、NMOS器件的導電溝道是張應變Si材料，NMOS器件的導電溝道為平面溝 道。進一步、PMOS器件的導電溝道是壓應變SiGe材料，PMOS器件的導電溝道為平面溝道。進一步、NMOS器件和PMOS器件的晶面不同，其中NMOS器件的晶面為(100)，PMOS器件的晶面為(110)。進一步、PMOS器件采用量子阱結構。進一步、SiGe HBT器件的發射極和基極采用多晶硅接觸。進一步、其制備過程采用自對準工藝，并為全平面結構。本專利技術的另一目的在于提供一種基于自對準工藝的混合晶面雙多晶BiCMOS集成器件的制備方法，包括如下步驟第一步、選取兩片Si片，一塊是N型摻雜濃度為I 5X IO15CnT3的Si (110)襯底片，作為上層有源層的基體材料，另一塊是P型摻雜濃度為I 5X IO15CnT3的Si (100)襯底片，作為下層有源層的基體材料；對兩片Si片表面進行氧化，氧化層厚度為0. 5^1 y m，采用化學機械拋光(CMP)工藝對兩個氧化層表面進行拋光；第二步、對上層有源層基體材料中注入氫，并將兩片Si片氧化層相對置于超高真空環境中在350 480°C的溫度下實現鍵合；將鍵合后的Si片溫度升高100 200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOlOOnm的Si材料，并在其斷裂表面進行化學機械拋光(CMP)，形成SOI襯底；第三步、利用化學汽相淀積(CVD)的方法，在600 750°C，在襯底上生長一層厚度為50 IOOnm的N型Si外延層，作為集電區，該層摻雜濃度為I X IO16 I X IO17cnT3 ；第四步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2，光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為2. 5 3. 5iim的深槽，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2和一層SiN，將深槽內表面全部覆蓋，最后淀積SiO2將深槽內填滿，形成深槽隔離；第五步、利用化學汽相淀積(CVD)的方法，在600 800°C，在外延Si層表面淀積一層厚度為50(T700nm的SiO2層，光刻集電極接觸區窗口，對襯底進行磷注入，使集電極接觸區摻雜濃度為IX IO19 IX 102°cnT3，形成集電極接觸區域，再將襯底在950 1100°C溫度下，退火15 120s，進行雜質激活；第六步、刻蝕掉襯底表面的氧化層，利用化學汽相淀積(CVD)方法，在600 800 °C,在襯底表面淀積二層材料第一層為SiO2層，厚度為2(T40nm;第二層為P型Poly-Si 層，厚度為 20(T400nm，摻雜濃度為 I XlO2ci I X IO21CnT3 ；第七步、光刻Poly-Si，形成外基區，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積SiO2層，厚度為20(T400nm，利用化學機械拋光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第八步、利用化學汽相淀積( )方法，在600 800°C，淀積一 SiN層，厚度為5(Tl00nm，光刻發射區窗口，刻蝕掉發射區窗口內的SiN層和Poly-Si層；再利用化學汽相淀積(CVD)方法，在600 80(TC，在襯底表面淀積一 SiN層，厚度為l(T20nm，干法刻蝕掉發射窗SiN，形成側墻；第九步、利用濕法刻蝕，對窗口內SiO2層進行過腐蝕，形成基區區域，利用化學汽相淀積(CVD)方法，在600 750°C，在基區區域選擇性生長SiGe基區，Ge組分為15 25%，摻雜濃度為5 X IO18 5 X 1019cnT3，厚度為2(T60nm ；第十步、利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積Poly-Si，厚度為20(T400nm，再對襯底進行磷注入，并利用化學機械拋光(C本文檔來自技高網...

【技術保護點】
一種基于自對準工藝的混合晶面雙多晶應變BiCMOS集成器件，其特征在于，NMOS器件為應變Si平面溝道，PMOS器件為應變SiGe平面溝道，雙極器件基區為SiGe材料。

【技術特征摘要】

【專利技術屬性】
技術研發人員：胡輝勇，張鶴鳴，周春宇，宋建軍，李妤晨，宣榮喜，舒斌，郝躍，
申請(專利權)人：西安電子科技大學，
類型：發明
國別省市：