溝槽柵晶體管及其制備方法技術(shù)

本發(fā)明專利技術(shù)實施例涉及一種溝槽柵晶體管及其制備方法，溝槽柵晶體管包括：半導體材料層、柵極溝槽、柵極、柵介質(zhì)層、第一電場屏蔽結(jié)構(gòu)和第二電場屏蔽結(jié)構(gòu)；第一電場屏蔽結(jié)構(gòu)和柵介質(zhì)層在柵極溝槽的側(cè)壁所在的平面上的投影至少部分重合；第二電場屏蔽結(jié)構(gòu)和柵介質(zhì)層在半導體材料層的下表面所在的平面上的投影至少部分重合；柵介質(zhì)層的底部轉(zhuǎn)角處包括第一區(qū)域，外側(cè)壁位于第一區(qū)域內(nèi)的部分與第一電場屏蔽結(jié)構(gòu)之間不接觸，外底壁位于第一區(qū)域內(nèi)的部分在半導體材料層的下表面所在的平面上的投影落入第二電場屏蔽結(jié)構(gòu)在半導體材料層的下表面所在的平面上的投影的范圍內(nèi)。如此，實現(xiàn)了對柵介質(zhì)層底部的保護，同時盡可能降低對器件導通電阻的影響。通電阻的影響。通電阻的影響。

【技術(shù)實現(xiàn)步驟摘要】
溝槽柵晶體管及其制備方法


[0001]本專利技術(shù)涉及半導體領(lǐng)域，特別是涉及一種溝槽柵晶體管及其制備方法。

技術(shù)介紹

[0002]溝槽柵晶體管相比于平面柵晶體管，可以大大縮小元胞尺寸，進而大幅度提升電流密度。例如，溝槽柵金屬氧化物半導體場效應晶體管（Metal
?
Oxide
?
Semiconductor Field
?
Effect Transistor，MOSFET）相比于平面柵MOSFET，性能得到大幅提升，不僅可以獲得更高的溝道遷移率，而且比導通電阻降低，器件的導通電流密度和導通性能提高。
[0003]然而，溝槽柵晶體管面臨著柵介質(zhì)層可靠性問題，這是因為當器件處于阻斷狀態(tài)下時，柵極溝槽底部暴露在漂移區(qū)中的高電場區(qū)域，使得柵介質(zhì)層位于柵極溝槽底部的部分，尤其是位于底部轉(zhuǎn)角處的部分承受高強度電場，因此容易發(fā)生絕緣性能退化甚至提前擊穿，降低器件長期工作的穩(wěn)定性和壽命。尤其對于碳化硅（SiC）基的溝槽柵晶體管，由于碳化硅的臨界擊穿電場強度遠遠大于硅，因此，柵介質(zhì)層位于柵極溝槽底部轉(zhuǎn)角處的部分相對更薄弱，更容易發(fā)生絕緣性能退化甚至提前擊穿。

技術(shù)實現(xiàn)思路

[0004]有鑒于此，本申請實施例為解決
技術(shù)介紹
中存在的至少一個問題而提供一種溝槽柵晶體管及其制備方法。
[0005]為達到上述目的，本申請的技術(shù)方案是這樣實現(xiàn)的：第一個方面，在本實施例中提供了一種溝槽柵晶體管，包括：半導體材料層；柵極溝槽，從所述半導體材料層的上表面延伸至所述半導體材料層的內(nèi)部；位于所述柵極溝槽內(nèi)的柵介質(zhì)層和柵極，其中，所述柵介質(zhì)層覆蓋所述柵極溝槽的側(cè)壁和底壁，所述柵極位于所述柵介質(zhì)層內(nèi)；位于所述柵極溝槽外的第一電場屏蔽結(jié)構(gòu)和第二電場屏蔽結(jié)構(gòu)，其中，所述第一電場屏蔽結(jié)構(gòu)和所述柵介質(zhì)層在所述柵極溝槽的側(cè)壁所在的平面上的投影至少部分重合，所述第二電場屏蔽結(jié)構(gòu)和所述柵介質(zhì)層在所述半導體材料層的下表面所在的平面上的投影至少部分重合；所述第一電場屏蔽結(jié)構(gòu)和所述第二電場屏蔽結(jié)構(gòu)均為對應于所述柵極溝槽的電場屏蔽結(jié)構(gòu)；所述柵介質(zhì)層的底部轉(zhuǎn)角處包括第一區(qū)域，所述底部轉(zhuǎn)角處為所述柵介質(zhì)層的外側(cè)壁和外底壁的交匯處，所述外側(cè)壁位于所述第一區(qū)域內(nèi)的部分與所述第一電場屏蔽結(jié)構(gòu)之間不接觸，所述外底壁位于所述第一區(qū)域內(nèi)的部分在所述半導體材料層的下表面所在的平面上的投影落入所述第二電場屏蔽結(jié)構(gòu)在所述半導體材料層的下表面所在的平面上的投影的范圍內(nèi)；。
[0006]可選地，所述第二電場屏蔽結(jié)構(gòu)與所述第一電場屏蔽結(jié)構(gòu)導電連接。
[0007]可選地，所述第二電場屏蔽結(jié)構(gòu)和所述第一電場屏蔽結(jié)構(gòu)均連接至接地電位。
[0008]可選地，所述外底壁位于所述第一區(qū)域內(nèi)的部分完全被所述第二電場屏蔽結(jié)構(gòu)包覆。
[0009]可選地，所述溝槽柵晶體管還包括：體區(qū)和源極接觸區(qū)；所述體區(qū)和所述源極接觸區(qū)與所述柵極溝槽鄰接，所述源極接觸區(qū)從所述半導體材料層的上表面延伸至所述半導體材料層的內(nèi)部，所述體區(qū)位于所述源極接觸區(qū)的下方；所述柵介質(zhì)層的外側(cè)壁包括第一部分和第二部分；其中，所述第一部分和所述第一電場屏蔽結(jié)構(gòu)在所述柵極溝槽的側(cè)壁所在的平面上的投影重合，所述第二部分與所述體區(qū)和所述源極接觸區(qū)鄰接。
[0010]可選地，所述第二電場屏蔽結(jié)構(gòu)包括第一第二電場屏蔽單元和第二第二電場屏蔽單元，所述第一第二電場屏蔽單元和所述第二第二電場屏蔽單元之間存在第一間隙。
[0011]可選地，所述第一電場屏蔽結(jié)構(gòu)包括第一第一電場屏蔽單元和第二第一電場屏蔽單元，所述第一第一電場屏蔽單元和所述第二第一電場屏蔽單元之間存在第二間隙，所述第一間隙的距離小于所述第二間隙的距離。
[0012]可選地，所述第二電場屏蔽結(jié)構(gòu)與所述第一電場屏蔽結(jié)構(gòu)存在重疊區(qū)域，所述重疊區(qū)域的離子摻雜濃度大于所述第二電場屏蔽結(jié)構(gòu)和所述第一電場屏蔽結(jié)構(gòu)任意之一的離子摻雜濃度。
[0013]可選地，所述第二電場屏蔽結(jié)構(gòu)與所述柵介質(zhì)層的外底壁之間存在第三間隙。
[0014]可選地，所述第一電場屏蔽結(jié)構(gòu)與所述柵介質(zhì)層的外側(cè)壁之間存在第四間隙；所述第二電場屏蔽結(jié)構(gòu)包括主屏蔽區(qū)和輔屏蔽區(qū)，所述主屏蔽區(qū)位于所述柵介質(zhì)層的正下方，所述輔屏蔽區(qū)穿過所述第四間隙以連接所述主屏蔽區(qū)和所述第一電場屏蔽結(jié)構(gòu)。
[0015]第二方面，本申請實施例提供了一種溝槽柵晶體管的制備方法，所述方法包括：提供襯底，在所述襯底上形成有第一外延半導體材料層；在所述第一外延半導體材料層的上表面進行離子注入，形成第二電場屏蔽結(jié)構(gòu)；在所述第一外延半導體材料層上形成第二外延半導體材料層；在所述第二外延半導體材料層的上表面進行離子注入，形成第一電場屏蔽結(jié)構(gòu)；形成從所述第二外延半導體材料層的上表面延伸至所述第二外延半導體材料層的內(nèi)部的柵極溝槽，在所述柵極溝槽內(nèi)依次形成柵介質(zhì)層和柵極；其中，所述第一電場屏蔽結(jié)構(gòu)和所述柵介質(zhì)層在所述柵極溝槽的側(cè)壁所在的平面上的投影至少部分重合，所述第二電場屏蔽結(jié)構(gòu)和所述柵介質(zhì)層在所述半導體材料層的下表面所在的平面上的投影至少部分重合；所述第一電場屏蔽結(jié)構(gòu)和所述第二電場屏蔽結(jié)構(gòu)均為對應于所述柵極溝槽的電場屏蔽結(jié)構(gòu)。
[0016]第三方面，本申請實施例提供了一種溝槽柵晶體管的制備方法，所述方法包括：提供襯底，在所述襯底上形成有半導體材料層；在所述半導體材料層的上表面進行離子注入，形成第一電場屏蔽結(jié)構(gòu)；形成從所述半導體材料層的上表面延伸至所述半導體材料層的內(nèi)部的柵極溝槽；在所述柵極溝槽的底部進行離子注入，形成第二電場屏蔽結(jié)構(gòu)；在所述柵極溝槽內(nèi)依次形成柵介質(zhì)層和柵極；其中，所述第一電場屏蔽結(jié)構(gòu)和所述柵介質(zhì)層在所述柵極溝槽的側(cè)壁所在的平面上的投影至少部分重合。所述第一電場屏蔽
結(jié)構(gòu)和所述第二電場屏蔽結(jié)構(gòu)均為對應于所述柵極溝槽的電場屏蔽結(jié)構(gòu)。
[0017]本申請實施例所提供的溝槽柵晶體管及其制備方法，其中，溝槽柵晶體管包括：半導體材料層；柵極溝槽，從所述半導體材料層的上表面延伸至所述半導體材料層的內(nèi)部；位于所述柵極溝槽內(nèi)的柵介質(zhì)層和柵極，其中，所述柵介質(zhì)層覆蓋所述柵極溝槽的側(cè)壁和底壁，所述柵極位于所述柵介質(zhì)層內(nèi)；位于所述柵極溝槽外的第一電場屏蔽結(jié)構(gòu)和第二電場屏蔽結(jié)構(gòu)，其中，所述第一電場屏蔽結(jié)構(gòu)和所述柵介質(zhì)層在所述柵極溝槽的側(cè)壁所在的平面上的投影至少部分重合；所述第二電場屏蔽結(jié)構(gòu)和所述柵介質(zhì)層在所述半導體材料層的下表面所在的平面上的投影至少部分重合；所述第一電場屏蔽結(jié)構(gòu)和所述第二電場屏蔽結(jié)構(gòu)均為對應于所述柵極溝槽的電場屏蔽結(jié)構(gòu)；所述柵介質(zhì)層的底部轉(zhuǎn)角處包括第一區(qū)域，所述底部轉(zhuǎn)角處為所述柵介質(zhì)層的外側(cè)壁和外底壁的交匯處，所述外側(cè)壁位于所述第一區(qū)域內(nèi)的部分與所述第一電場屏蔽結(jié)構(gòu)之間不接觸，所述外底壁位于所述第一區(qū)域內(nèi)的部分在所述半導體材料層的下表面所在的平面上的投影落入所述第二電場屏蔽結(jié)構(gòu)在所述半導體材料層的下表面所在的平面上的投影的范圍內(nèi)；如此，利用第一電場屏蔽結(jié)構(gòu)和第二電場屏蔽結(jié)構(gòu)相互配合，實現(xiàn)對柵介質(zhì)層底部的保護，同時盡可能降低對器件導通電阻的影響；具體地，一方面本文檔來自技高網(wǎng)...

【技術(shù)保護點】

【技術(shù)特征摘要】
1.一種溝槽柵晶體管，其特征在于，包括：半導體材料層；柵極溝槽，從所述半導體材料層的上表面延伸至所述半導體材料層的內(nèi)部；位于所述柵極溝槽內(nèi)的柵介質(zhì)層和柵極，其中，所述柵介質(zhì)層覆蓋所述柵極溝槽的側(cè)壁和底壁，所述柵極位于所述柵介質(zhì)層內(nèi)；位于所述柵極溝槽外的第一電場屏蔽結(jié)構(gòu)和第二電場屏蔽結(jié)構(gòu)，其中，所述第一電場屏蔽結(jié)構(gòu)和所述柵介質(zhì)層在所述柵極溝槽的側(cè)壁所在的平面上的投影至少部分重合，所述第二電場屏蔽結(jié)構(gòu)和所述柵介質(zhì)層在所述半導體材料層的下表面所在的平面上的投影至少部分重合；所述第一電場屏蔽結(jié)構(gòu)和所述第二電場屏蔽結(jié)構(gòu)均為對應于所述柵極溝槽的電場屏蔽結(jié)構(gòu)；所述柵介質(zhì)層的底部轉(zhuǎn)角處包括第一區(qū)域，所述底部轉(zhuǎn)角處為所述柵介質(zhì)層的外側(cè)壁和外底壁的交匯處，所述外側(cè)壁位于所述第一區(qū)域內(nèi)的部分與所述第一電場屏蔽結(jié)構(gòu)之間不接觸，所述外底壁位于所述第一區(qū)域內(nèi)的部分在所述半導體材料層的下表面所在的平面上的投影落入所述第二電場屏蔽結(jié)構(gòu)在所述半導體材料層的下表面所在的平面上的投影的范圍內(nèi)。2.根據(jù)權(quán)利要求1所述的溝槽柵晶體管，其特征在于，所述第二電場屏蔽結(jié)構(gòu)與所述第一電場屏蔽結(jié)構(gòu)導電連接。3.根據(jù)權(quán)利要求1或2所述的溝槽柵晶體管，其特征在于，所述第二電場屏蔽結(jié)構(gòu)和所述第一電場屏蔽結(jié)構(gòu)均連接至接地電位。4.根據(jù)權(quán)利要求1所述的溝槽柵晶體管，其特征在于，所述外底壁位于所述第一區(qū)域內(nèi)的部分完全被所述第二電場屏蔽結(jié)構(gòu)包覆。5.根據(jù)權(quán)利要求1所述的溝槽柵晶體管，其特征在于，所述溝槽柵晶體管還包括：體區(qū)和源極接觸區(qū)；所述體區(qū)和所述源極接觸區(qū)與所述柵極溝槽鄰接，所述源極接觸區(qū)從所述半導體材料層的上表面延伸至所述半導體材料層的內(nèi)部，所述體區(qū)位于所述源極接觸區(qū)的下方；所述柵介質(zhì)層的外側(cè)壁包括第一部分和第二部分；其中，所述第一部分和所述第一電場屏蔽結(jié)構(gòu)在所述柵極溝槽的側(cè)壁所在的平面上的投影重合，所述第二部分與所述體區(qū)和所述源極接觸區(qū)鄰接。6.根據(jù)權(quán)利要求1所述的溝槽柵晶體管，其特征在于，所述第二電場屏蔽結(jié)構(gòu)包括第一第二電場屏蔽單元和第二第二電場屏蔽單元，所述第一第二電場屏蔽單元和所述第二第二電場屏蔽單元之間存在第一間隙。7.根據(jù)權(quán)利要求6所述的溝槽柵晶體管，其特征在于，所述第一電場屏蔽結(jié)構(gòu)包括第一第一電場屏蔽單元和第二第一電場屏蔽單元，所述第一第一...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：韓玉亮，徐承福，羅頂，何云，馬躍，
申請(專利權(quán))人：中芯越州集成電路制造紹興有限公司，
類型：發(fā)明
國別省市：