一種存儲單元結構及其讀寫方法技術

本發明專利技術提供了一種存儲單元結構，包括晶體管M1、晶體管M2、晶體管M3、寫位線WBL、寫字線WWL、讀字線RWL和讀位線RBL，其中，所述晶體管M1的漏極連接所述寫位線WBL、柵極連接所述寫字線WWL、源極連接所述晶體管M2的柵極；所述晶體管M2的源極接地、漏極與所述晶體管M3的源極連接；所述晶體管M3的柵極連接所述讀字線RWL、漏極連接所述讀位線RBL；所述寫位線WBL、所述寫字線WWL、所述讀字線RWL和所述讀位線RBL分別連接第一、第二、第三和第四電源模塊。該存儲單元結構簡單，并且寫路徑與讀路徑分離，降低了寫和讀之間的干擾。了寫和讀之間的干擾。了寫和讀之間的干擾。

【技術實現步驟摘要】
一種存儲單元結構及其讀寫方法


[0001]本專利技術涉及半導體器件
，具體涉及一種存儲單元結構及其讀寫方法。

技術介紹

[0002]存儲芯片，也叫半導體存儲器，是電子數字設備中用來存儲的主要部件，在整個集成電路市場中有著非常重要的地位。存儲器能夠存儲程序代碼來處理各類數據，也能夠在存儲數據處理過程中存儲產生的中間數據和最終結果，是當前應用范圍最廣的基礎性通用集成電路產品。
[0003]依據存儲芯片的功能、讀取數據的方式、數據存儲的原理大致可以將存儲芯片分為揮發性存儲器(Vo l at i l e Memory)和非揮發存儲器(Non
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vo l at i l e Memory)，非揮發存儲器在外部電源切斷后仍能夠保持所存儲的內容，讀取速度較慢但存儲容量更大，主要包括EEPROM、F l ashMemory(閃存芯片)、PROM(可編程只讀存儲器)和EPROM(可擦除可編程只讀存儲器)等。揮發性存儲分為DRAM和SRAM。作為目前不揮發存儲器的主流技術，F l ash存儲器主要有兩大類：基于浮柵(F l oat i ng gate)型的和基于缺陷(Trap)型的。
[0004]構成存儲器的存儲介質，目前主要采用半導體器件和磁性材料。存儲器中最小的存儲單位就是一個雙穩態半導體電路或一個CMOS晶體管或磁性材料的存儲元，它可存儲一個二進制代碼。由若干個存儲元組成一個存儲單元，然后再由許多存儲單元組成一個存儲器。一個存儲器包含許多存儲單元，每個存儲單元可存放一個字節，每個存儲單元的位置都有一個編號，即地址，一般用十六進制表示。一個存儲器中所有存儲單元可存放數據的總和稱為它的存儲容量，假設一個存儲器的地址碼由20位二進制數 (即5位十六進制數)組成，則可表示220，即1M個存儲單元地址，每個存儲單元存放一個字節，則該存儲器的存儲容量為1KB。
[0005]現有的存儲器晶體管多而雜，結構復雜，并且讀和寫之間路徑干擾嚴重，針對該問題，有必要提供一種結構簡單且讀和寫之間路徑不干擾存儲單元結構。

技術實現思路

[0006]解決的技術問題
[0007]針對現有技術所存在的上述缺點，本專利技術提供了一種存儲單元結構及其讀寫方法，該存儲單元結構簡單，并且寫路徑與讀路徑分離，降低了寫和讀之間的干擾。
[0008]技術方案
[0009]為實現以上目的，本專利技術通過以下技術方案予以實現：
[0010]本專利技術一種一種存儲單元結構，包括晶體管M1、晶體管M2、晶體管 M3、寫位線WBL、寫字線WWL、讀字線RWL和讀位線RBL，其中，所述晶體管M1的漏極連接所述寫位線WBL、柵極連接所述寫字線WWL、源極連接所述晶體管M2的柵極；所述晶體管M2的源極接地、漏極與所述晶體管 M3的源極連接；所述晶體管M3的柵極連接所述讀字線RWL、漏極連接所述讀位線
RBL；所述寫位線WBL、所述寫字線WWL、所述讀字線RWL和所述讀位線RBL分別連接第一、第二、第三和第四電源模塊。
[0011]進一步地，所述第一、第二、第三和第四電源模塊分別用于在所述存儲單元結構進行寫操作時保持高電平、高電平、低電平和低電平。
[0012]進一步地，所述第一、第二、第三和第四電源模塊分別用于在所述存儲單元結構進行讀操作時保持低電平、低電平、高電平和高電平。
[0013]進一步地，所述晶體管M1和所述晶體管M2之間設置有敏感節點 SN，所述敏感節點SN連接有電容。
[0014]進一步地，所述晶體管M1、所述晶體管M2和所述晶體管M3采用平面型工藝實現或者采用三維工藝制成。
[0015]進一步地，所述晶體管M1、所述晶體管M2和所述晶體管M3采用單柵、雙柵、三柵或環繞柵結構。
[0016]進一步地，所述晶體管M1、所述晶體管M2和所述晶體管M3采用硅基工藝或非硅工藝。
[0017]基于同一專利技術構想，本專利技術還提供了一種存儲單元結構的讀寫方法，其特征在于，用于對上述的存儲單元結構進行讀寫操作，包括寫操作和讀操作，其中，所述寫操作為：所述第一、第二、第三和第四電源模塊分別保持高電平、高電平、低電平和低電平；當所述寫字線WWL為高電平且所述寫位線WBL為低電平時，將數據0寫入所述存儲單元結構；當所述寫字線WWL為高電平且所述寫位線WBL為高電平時，將數據1寫入存儲單元；
[0018]所述讀操作為：所述第一、第二、第三和第四電源模塊分別保持低電平、低電平、高電平和高電平；當所述讀字線RWL為高電平且所述讀位線 RBL為高電平時，如果存儲數據為0，則讀出的數據即0；當所述讀字線 RWL為高電平且所述讀位線RBL為高電平時，如果存儲數據為1，則讀出的數據即為1。
[0019]有益效果
[0020]本專利技術設計了的存儲單元結構采用3晶體管結構，遠小于SRAM中6 晶體管或4晶體管存儲單元結構，結構簡單，并且在相同的芯片面積下，具有更高的集成度和存儲容量；此外，本專利技術提供的存儲單元結構寫路徑與讀路徑分離，降低了寫和讀之間的干擾，可以在任何時刻，包括在寫時刻，對存儲單元數據進行讀取，且不破壞存儲數據。
附圖說明
[0021]為了更清楚地說明本專利技術實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹。顯而易見地，下面描述中的附圖僅僅是本專利技術的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0022]圖1為本專利技術一實施例提供的存儲單元結構示意圖；
[0023]圖2為本專利技術一實施例提供的存儲單元結構寫操作示意圖；
[0024]圖3為本專利技術一實施例提供的存儲單元結構讀操作示意圖。
具體實施方式
[0025]為使本專利技術實施例的目的、技術方案和優點更加清楚，下面將結合本專利技術實施例中的附圖，對本專利技術實施例中的技術方案進行清楚、完整地描述。顯然，所描述的實施例是本專利技術一部分實施例，而不是全部的實施例。基于本專利技術中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬于本專利技術保護的范圍。
[0026]此外，術語“第一”、“第二”僅用于描述目的，并非是指對時間順序、數量、或者重要性的限定，不能理解為指示或暗示相對重要性或者隱含指明所指示的技術特征的數量，而僅僅是為了將本技術方案中的一個技術特征與另一個技術特征相區分。由此，限定有“第一”、“第二”的特征可以明示或隱含地包括一個或多個該特征。在本專利技術的描述中，“多個”的含義是兩個或兩個以上，除非另有明確具體的規定。同樣地，本文中出現的類似于“一”的限定語并非是指對數量的限定，而是描述在前文中未曾出現的技術特征。同樣地，除非是有特定的數量量詞修飾的名詞，否則在本文中應當視作即包含單數形式又包含復數形式，在該技術方案中即可以包括單數個該技術特征，也可以包括復數個該技術特征。同樣地，本文中在數詞前出現的類似于“大約”、“近似地”的修飾語通常包含本數，并且其具體的本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種存儲單元結構，其特征在于，包括晶體管M1、晶體管M2、晶體管M3、寫位線WBL、寫字線WWL、讀字線RWL和讀位線RBL，其中，所述晶體管M1的漏極連接所述寫位線WBL、柵極連接所述寫字線WWL、源極連接所述晶體管M2的柵極；所述晶體管M2的源極接地、漏極與所述晶體管M3的源極連接；所述晶體管M3的柵極連接所述讀字線RWL、漏極連接所述讀位線RBL；所述寫位線WBL、所述寫字線WWL、所述讀字線RWL和所述讀位線RBL分別連接第一、第二、第三和第四電源模塊。2.根據權利要求1所述的存儲單元結構，其特征在于，所述第一、第二、第三和第四電源模塊分別用于在所述存儲單元結構進行寫操作時保持高電平、高電平、低電平和低電平。3.根據權利要求1所述的存儲單元結構，其特征在于，所述第一、第二、第三和第四電源模塊分別用于在所述存儲單元結構進行讀操作時保持低電平、低電平、高電平和高電平。4.根據權利要求1所述的存儲單元結構，其特征在于，所述晶體管M1和所述晶體管M2之間設置有敏感節點SN，所述敏感節點SN連接有電容。5.根據權利要求1所述的存儲單元結構，其特征在于，所述晶體管M1...

【專利技術屬性】
技術研發人員：畢津順，
申請(專利權)人：天津市濱海新區微電子研究院，
類型：發明
國別省市：