包括電荷存儲區的像素電路制造技術

本公開的實施例涉及包括電荷存儲區的像素電路。像素電路包括光轉化區、絕緣的垂直電極以及至少一個電荷存儲區。光轉化區屬于半導體襯底的第一部分，并且每個電荷存儲區屬于襯底的第二部分，該第二部分通過絕緣的垂直電極與襯底的第一部分物理分離。與襯底的第一部分物理分離。與襯底的第一部分物理分離。

【技術實現步驟摘要】
包括電荷存儲區的像素電路
[0001]優先權聲明
[0002]本申請要求于2020年4月30日提交的法國專利申請No.2004324的優先權權益，該申請的內容在法律允許的最大范圍內通過引用整體合并于此。


[0003]本公開總體上涉及電子器件或電路。本公開更具體地涉及傳感器像素電路，并且具體地，涉及以測量飛行時間的原理工作的距離傳感器、或TOF傳感器，以及用于控制該像素電路的方法。

技術介紹

[0004]在TOF傳感器中，光源向場景發射光，傳感器的飛行時間檢測像素電路、或TOF像素電路接收由與該像素電路相關聯的場景的點返回的光。飛行時間的測量，即由光從光源行進到與像素電路相關聯的場景的點、并且從該點到像素電路所花費的時間，使得能夠計算將像素電路與該點分離的距離。
[0005]在希望獲得場景的浮雕圖像的場景中，TOF傳感器包括TOF像素電路的矩陣，以測量將每個像素電路和與該像素電路相關聯的場景的點分離的距離。這使得能夠獲得將傳感器與場景的不同點分離的距離的地圖，該場景與該像素電路相關聯，并且場景的浮雕圖像然后可以由該距離的地圖來重建。
[0006]TOF傳感器的像素電路包括電荷存儲區，在該電荷存儲區中，已在像素電路的光敏區或光轉化區中光生的電荷在被讀取之前接下來被臨時存儲。
[0007]在TOF傳感器的像素電路與關聯于該像素電路的場景的點之間的距離的測量精度至少部分地取決于光生電荷從像素電路的光轉化區向臨時電荷存儲區的轉移。
[0008]其他像素電路包括電荷存儲區，例如全局快門類型的圖像傳感器的像素電路。在全局快門類型的傳感器的像素電路中，利用傳感器而獲得的圖像的質量也至少部分地取決于光生電荷從像素電路的光轉化區向臨時電荷存儲區的轉移。
[0009]本領域需要利用包括至少一個電荷存儲區的像素電路來解決已知問題的至少一些問題，具體地，已知像素電路屬于TOF傳感器或屬于全局快門圖像傳感器。

技術實現思路

[0010]一個實施例解決包括至少一個電荷存儲區的已知像素電路的缺點的全部或一些，特別是TOF傳感器的已知像素電路或全局快門圖像傳感器的已知像素電路。
[0011]一個實施例提供一種像素電路，包括：光轉化區、絕緣的垂直電極、以及至少一個電荷存儲區，光轉化區屬于半導體襯底的第一部分，以及每個電荷存儲區屬于襯底的第二部分，襯底的第二部分通過電極與襯底的第一部分物理分離。
[0012]根據一個實施例，電極從襯底的第一面穿過襯底，針對每個電荷存儲區，像素電路還包括：第一摻雜區，與所述電荷存儲區接觸；第二摻雜區；柵極，放置在光轉化區與所述第
二區之間的第一面上；以及電連接，在第一區與第二區之間；電極被配置為針對每個存儲區將包括光轉化區和第二區的襯底的第一部分與包括電荷存儲區和第一區的襯底的第二部分電絕緣以及光學絕緣。
[0013]根據一個實施例，針對每個電荷存儲區，所述連接被布置在襯底外側、第一面上方。
[0014]根據一個實施例，每個電荷存儲區在寬度方向上通過彼此平行并且面對的電極的兩個部分來橫向界定，與電荷存儲區接觸的第一區被布置在電荷存儲區沿長度方向上的一端處。
[0015]根據一個實施例：襯底被摻雜有第一導電類型；光轉化區包括被摻雜有第二導電類型的層并且被布置在面的第一側上的襯底中；針對每個電荷存儲區，第一區和第二區被布置在第一面的側上的襯底中，并且電荷存儲區被摻雜有第二導電類型；以及每個電荷存儲區包括被摻雜有第二導電類型的盒，該盒被布置在第一面的側上的襯底中。
[0016]根據一個實施例，針對每個電荷存儲區：第一區和第二區具有相同的摻雜水平；和/或第一區和第二區具有與光轉化區的層相同的摻雜水平；和/或電荷存儲區的盒比第一區更重地摻雜。
[0017]根據一個實施例，針對每個電荷存儲區，所述柵極放置在從第二區向光轉化區的層延伸的溝道區域上，溝道區域比光轉化區的層和第二區被更輕地摻雜有第二導電類型。
[0018]根據一個實施例，針對每個電荷存儲區，溝道區域包括第一部分和第二部分，該第二部分比第一部分被更輕地摻雜，第二部分從光轉化區的層向第一部分延伸，并且第一部分從第二部分向第二區延伸。
[0019]根據一個實施例，針對每個電荷存儲區，第二區通過溝道區域和半導體襯底被摻雜有第一導電類型的半導體襯底的區域與光轉化區的層分離。
[0020]根據一個實施例，針對每個電荷存儲區，像素電路包括：摻雜讀取區，被布置在包括電荷存儲區的襯底的第二部分中的第一面的側上的襯底中；以及附加的柵極，放置襯底的部分上，該襯底的部分在電荷存儲區與讀取區之間延伸，優選地，附加的柵極分布到電荷存儲區。
[0021]根據一個實施例，至少兩個電荷存儲區屬于襯底的相同第二部分。
[0022]另一實施例提供一種傳感器，包括如所描述的多個像素電路。
[0023]根據一個實施例，兩個相鄰的像素電路共享襯底的相同第二部分或襯底的相同第一部分。
[0024]根據一個實施例，傳感器包括電路，被配置為向每個像素電路的襯底的第一部分施加第一極化電勢，以及針對每個像素電路的每個電荷存儲區：在存儲區的每個讀取階段期間，向包括存儲區的襯底的第二部分施加第一極化電勢；以及在所述存儲區的讀取階段之外向第二部分施加第二極化電勢，第一極化電勢和第二極化電勢優選地被配置，使得在電荷存儲區中的勢阱在第二極化電勢被施加到襯底的第二部分時比第一極化電勢被施加到襯底的第二部分時更深。
[0025]另一實施例提供一種用于所描述的像素電路的控制方法，包括利用第一電勢的襯底的第一部分的極化；以及針對每個電荷存儲區：在電荷存儲區的每個讀取階段期間，利用第一電勢使襯底的第二部分極化；以及在所述存儲區的讀取階段之外，利用第二極化電勢
使所述第二部分極化；電荷存儲區在第二電勢被施加到襯底的第二部分時比第一電勢被施加到襯底的第二部分時更深。
附圖說明
[0026]參考附圖，前述特征和優勢以及其他將在由圖示而非限制的方式給定的特定實施例的以下描述中詳細描述，其中：
[0027]圖1是示意地示出了示例性TOF傳感器的俯視圖；
[0028]圖2示出了示例性TOF像素電路的電路圖；
[0029]圖3是圖示圖2的TOF像素電路的控制方法的時序圖；
[0030]圖4在示意性俯視圖中示出了圖2中所示的類型的像素電路的實施例；
[0031]圖5是沿圖4中的虛線AA的示意性橫截面圖；
[0032]圖6是沿圖4中的平面BB的示意性截面圖；
[0033]圖7是沿圖4中的平面CC的示意性截面圖；
[0034]圖8在示意性俯視圖中示出了圖4、圖5、圖6和圖7的像素電路的變型實施例；
[0035]圖9在示意性俯視圖中示出了圖4、圖5、圖6和圖7的像素電路的另一變型實施例；
[0036]圖10根據變型實施例在示意性俯視圖中示出了圖4、圖5、圖6和圖7的像素電路的部分；
[0037本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種像素電路，包括：光轉化區；絕緣的垂直電極；以及至少一個電荷存儲區；其中所述光轉化區屬于半導體襯底的第一部分；以及其中每個電荷存儲區屬于所述半導體襯底的第二部分，所述第二部分通過所述絕緣的垂直電極與所述半導體襯底的所述第一部分物理分離。2.根據權利要求1所述的像素電路，其中所述絕緣的垂直電極從所述半導體襯底的第一面穿過所述半導體襯底，針對每個電荷存儲區，所述像素電路還包括：第一摻雜區，與在所述第二部分中的所述電荷存儲區接觸；第二摻雜區，在所述第一部分中；柵極，放置在所述光轉化區與所述第二摻雜區之間的所述半導體襯底的所述第一面上；以及電連接件，在所述第一摻雜區與所述第二摻雜區之間；其中所述絕緣的垂直電極被配置為針對每個電荷存儲區，將包括所述光轉化區和所述第二摻雜區的所述半導體襯底的所述第一部分與包括所述電荷存儲區和所述第一摻雜區的所述半導體襯底的所述第二部分電絕緣并且光學絕緣。3.根據權利要求2所述的像素電路，其中針對每個電荷存儲區，所述電連接件在所述半導體襯底的所述第一面上方被布置在所述半導體襯底外側。4.根據權利要求2所述的像素電路，其中每個電荷存儲區在寬度方向上通過彼此平行并且面對的所述絕緣的垂直電極的兩個部分來橫向界定，與所述電荷存儲區接觸的所述第一摻雜區被布置在所述電荷存儲區沿長度方向上的一端處。5.根據權利要求2所述的像素電路，其中：所述半導體襯底被摻雜有第一導電類型；所述光轉化區包括被摻雜有第二導電類型的層，所述第二導電類型的層在所述半導體襯底的所述第一面上被布置在所述半導體襯底中；針對每個電荷存儲區，所述第一摻雜區和所述第二摻雜區在所述半導體襯底的所述第一面上被布置在所述半導體襯底中，并且所述第一摻雜區和所述第二摻雜區被摻雜有所述第二導電類型；以及每個電荷存儲區包括被摻雜有所述第二導電類型的區域，所述區域在所述半導體襯底的所述第一面上被布置在所述半導體襯底中。6.根據權利要求5所述的像素電路，其中，針對每個電荷存儲區，所述第一摻雜區和所述第二摻雜區具有相同的摻雜水平。7.根據權利要求5所述的像素電路，其中，針對每個電荷存儲區，所述第一摻雜區和所述第二摻雜區具有與所述光轉化區的層相同的摻雜水平。8.根據權利要求5所述的像素電路，其中，針對每個電荷存儲區，所述電荷存儲區的所述區域比所述第一摻雜區更重地摻雜。9.根據權利要求5所述的像素電路，其中，針對每個電荷存儲區，所述柵極放置在從所述第二摻雜區向所述光轉化區的層延伸的溝道區域上，所述溝道區域比所述光轉化區的層
和所述第二摻雜區被更輕地摻雜有所述第二導電類型。10.根據權利要求9所述的像素電路，其中，針對每個電荷存儲區，所述溝道區域包括第一部分和第二部分，所述第二部分比所述第一部分被更輕地摻雜，所述第二部分從所述光轉化區的層向所述第一部分延伸，并且所述第一部分從所述第二部分向所述第二摻雜區延伸。11.根據權利要求9所述的像素電路，其中，針對每個電荷存儲區，所述第二摻雜區通過所述溝道區域和所述半導體襯底的被摻雜有所述第一導電類型的區域與所述光轉化區的層分離。12.根據權利要求2所述的像素電路，其中，針對每個電荷存儲區，所述像素電路包括：摻雜讀取區，在所述半導體襯底的具有所述電荷存儲區的所述第二部分中、在所述第一面的側上被布置在所述半導體襯底中；以及附加的柵極，放置在所述半導體襯底的在所述電荷存儲區與所述讀取區之間延伸的部分上，所述附加的柵極伸展到所述電荷存儲區。13.根據權利要求1所述的像素電路，其中至少兩個電荷存儲區屬于所述半導體襯底的相同第二部分。14.根據權利要求1所述的像素電路，包括電路，所述電路被配置為：向所述半導體襯底的所述第一部分施加第一極化電勢；以及針對每個電荷存儲區：在所述電荷存儲區的每個讀取階段期間，向所述半導體襯底的所述第二部分施加所述第一極化電勢；以及在所述電荷存儲區的讀取階段之外，向所述半導...

【專利技術屬性】
技術研發人員：B，
申請(專利權)人：意法半導體克洛爾二公司，
類型：發明
國別省市：