CMOS芯片的閂鎖效應測試方法和系統技術方案

本發明專利技術提供了一種ＣＭＯＳ芯片的閂鎖效應測試方法和系統，應用于具有電源管腳、接地管腳、輸入管腳、輸出管腳及懸空焊墊的芯片，該方法可以包括：將待測芯片的電源管腳和輸入管腳上電；所述輸入管腳包括：時鐘管腳、重啟管腳、測試模式管腳，及其他處于輸入狀態的Ｉ／Ｏ管腳；確定待測芯片的被測管腳；通過重啟管腳，將待測芯片重啟，使其懸空的Ｉ／Ｏ焊墊狀態確定；通過被測管腳對待測芯片進行閂鎖效應測試。本發明專利技術實現在不增加外圍電路的情況下有效避免具有懸空Ｉ／Ｏ焊墊的待測芯片電源管腳與地之間產生的不穩定的大電流，使待測芯片的閂鎖效應測試結果不會受到影響。

【技術實現步驟摘要】

本專利技術涉及電路測試領域，特別是涉及一種CMOS芯片的閂鎖效應測試 方法和系統。
技術介紹
在CMOS ( Complementary Metal Oxide Semiconductor,互孑卜金屬IU匕4勿半 導體)集成電路(IC: Integrated Circuit)產品中，閂鎖(latch up)特性是產 品可靠度中一項十分重要的因素，因而，許多集成電路產品在出廠前均需進行 閂鎖測試。目前，業界對IC進行閂鎖效應測試，絕大多數都是依據JESD78A 標準進行靜態的閂鎖效應測試。基本測試方法包括正電流測試，負電流測試和 過電壓測試三種。在進行閂鎖效應測試時，將待測芯片所有的電源管腳(pin)上電，在所 有輸入管腳全置高電平和全置低電平這兩種狀態下進行測試。這種測試方法對 于大多數IC的閂鎖效應測試都是適用的。但是， 一些IC在確定與外部連接時，由于外封裝管腳數量限制， 一些焊 墊(pad)是懸空在封裝之內的。那么，當正常上電時，由于輸入焊墊懸空， 會導致該懸空的輸入焊墊非固定電平，芯片反向器的pnp管和npn管則可能同 時導通，從而在電源到地之間產生不穩定的大電流，影響對該芯片的測試。 可見，在對芯片進行閂鎖效應測試時，常規的靜態閂鎖效應測試不能有效避免 電源管腳與地之間產生的不穩定的大電流。總之，需要本領域技術人員迫切解決的一個技術問題就是在對具有懸空 I/O焊墊(即沒有壓焊到管腳的I/O焊墊)的CMOS芯片進行閂鎖效應測試時， 如何避免電源管腳與地之間產生不穩定的大電流，導致對芯片進行閂鎖效應測 試的結果產生影響。
技術實現思路
本專利技術所要解決的技術問題是提供一種CMOS芯片的閂鎖效應測試方法和系統，實現在不增加外圍電路的情況下有效避免具有懸空I/O焊墊的待測芯 片電源管腳與地之間產生的不穩定的大電流，使待測芯片的閂鎖效應測試結果 不會受到影響。為了解決上述問題，本專利技術公開了一種CMOS芯片的閂鎖效應測試方法， 包括以下步驟將待測芯片的電源管腳和輸入管腳上電；所述輸入管腳包括時鐘管腳、 重啟管腳、測試模式管腳，及其他處于輸入狀態的1/0管腳； 確定待測芯片的被測管腳；通過重啟管腳，將待測芯片重啟，使其懸空的I/0焊墊狀態確定； 通過凈皮測管腳對待測芯片進行閂鎖效應測試。進一步，通過以下方式確定待測芯片的被測管腳當進行正電流測試及負 電流測試時，所述被測管腳為重啟管腳、測試才莫式管腳，及其他處于輸入狀態 的I/0管腳；當進行過電壓測試時，所述被測管腳為電源管腳。進一步，所述重啟包括將懸空的I/0焊墊設定為輸出狀態；或者，將懸 空的I/0焊墊設定為固定高電平或固定低電平的輸入狀悉；并將I/0管腳，設 定為輸出狀態，或者設定為輸入狀態。優選的，由軟件程序向重啟管腳發送邏輯信號，觸發所述將待測芯片的重啟。進一步，當重啟管腳輸入為邏輯低電平信號時，待測芯片被重啟；當重啟 管腳輸入為邏輯高電平信號時，待測芯片正常運行。優選的，由軟件程序向測試模式管腳發送邏輯信號；當測試模式管腳輸入 為邏輯低電平信號時，待測芯片處于閂鎖測試模式；當測試模式管腳輸入為邏 輯高電平信號時，待測芯片處于正常工作模式。優選的，所述待測芯片的重啟在待測芯片處于閂鎖測試模式時進行。根據本專利技術的實施例，還公開了一種CMOS芯片的閂鎖效應測試系統， 應用于具有電源管腳、接地管腳、輸入管腳、輸出管腳及懸空焊墊的芯片，所 述測試系統具體包括用于通過被測管腳對待測芯片進行閂鎖效應測試的裝置，以及一控制器； 所述控制器包括測試模式單元，用于向測試模式管腳發送邏輯信號，使待測芯片進入測試模式；重啟單元，用于在測試模式下向重啟管腳發送邏輯信號，使待測芯片重啟；恢復單元，用于在測試模式下向重啟管腳發送邏輯信號，使待測芯片恢復 正常模式，并通知閂鎖效應測試裝置。進一步，所述重啟包括將懸空的I/0焊墊設定為輸出狀態；或者，將懸 空的I/0焊墊設定為固定高電平或固定低電平的輸入狀態；并將I/0管腳，設 定為輸出狀態，或者設定為輸入狀態。進一步，所述被測管腳通過以下方式確定當進行正電流測試及負電流測 試時，所述被測管腳為重啟管腳、測試才莫式管腳，及其他處于輸入狀態的I/O 管腳；當進行過電壓測試時，所述被測管腳為電源管腳。進一步，當重啟管腳輸入為邏輯低電平信號時，待測芯片被重啟；當重啟 管腳輸入為邏輯高電平信號時，待測芯片正常運行。進一步，當測試模式管腳輸入為邏輯低電平信號時，待測芯片處于閂鎖測 試模式；當測試模式管腳輸入為邏輯高電平信號時，待測芯片處于正常工作模 式。與現有技術相比，本專利技術具有以下優點本專利技術中，通過在測試模式下向待測芯片的重啟管腳發送邏輯信號，使待 測芯片重啟，使懸空在芯片內的I/O焊墊狀態確定，使得在對待測芯片進行閂 鎖效應測試時，避免了電源管腳和地之間產生不穩定的大電流，同時也避免了 該電流對閂鎖效應測試結果的影響。附圖說明圖1是本專利技術一種CMOS芯片的閂鎖效應測試方法實施例的步驟流程圖； 圖2是本專利技術一種CMOS芯片的閂鎖效應測試系統實施例的結構框圖。具體實施方式為使本專利技術的上述目的、特征和優點能夠更加明顯易懂，下面結合具體實施方式對本專利技術作進一步詳細的說明。本專利技術的核心思想在于本專利技術在對具有懸空1/0焊墊的待測芯片進行閂 鎖效應測試之前，將該芯片重啟，使得懸空在封裝內部的1/0焊墊設定為輸出 狀態或者設定為固定高電平或固定低電平的輸入狀態，從而在對待測芯片進行 閂鎖效應測試時，有效避免電源管腳和地之間產生不穩定的大電流，不會影響 到閂鎖測試結果。參照圖1,示出了本專利技術一種CMOS芯片的閂鎖效應測試方法實施例，應 用于具有電源管腳、接地管腳、輸入管腳、輸出管腳及懸空焊塾的芯片，所述 方法具體可以包括以下步驟步驟IOI、將待測芯片的電源管腳和輸入管腳上電；所述輸入管腳包括 時鐘管腳、重啟管腳、測試模式管腳，及其他處于輸入狀態的1/0管腳；步驟102、確定待測芯片的被測管腳；優選的，可以通過以下方式確定待測芯片的^C測管腳當進行正電流測試及負電流測試時，所述被測管腳為除時鐘管腳外的所有 輸入管腳，以及輸出管腳；當進行過電壓測試時，所述被測管腳為電源管腳。步驟103、通過重啟管腳，將待測芯片重啟，使其懸空的1/0焊墊狀態確定；優選的，本專利技術實施例中步驟103所述的重啟包括將懸空的I/0焊墊，即沒有壓焊到管腳的I/0焊墊，設定為輸出狀態；或 者，將懸空的1/0焊墊設定為固定高電平或固定低電平的輸入狀態；并將I/0管腳，設定為輸出狀態，或者設定為輸入狀態。需要說明的是，本專利技術實施例中通過軟件程序向重啟管腳發送邏輯信號， 觸發所述將待測芯片的重啟，并且由該軟件程序向測試模式管腳發送邏輯信，當重啟管腳輸入為邏輯低電平信號時，待測芯片被重啟；當重啟管腳輸入 為邏輯高電平信號時，待測芯片正常運行。當測試模式管腳輸入為邏輯低電平信號時，待測芯片處于閂鎖測試模式；當測試模式管腳輸入為邏輯高電平信號時，待測芯片處于正常工作模式。 其中，所述待測芯片的重啟在待測芯片處于閂鎖測試模式時進行。 步驟104、通過被測管腳對待測芯片進行閂鎖效應測試。下面給出了對一種數字電視芯片VC02XXQRNB的重啟管腳發送邏輯信 號，觸發該芯片的重啟，并且向該芯片的測試本文檔來自技高網...

【技術保護點】
一種ＣＭＯＳ芯片的閂鎖效應測試方法，其特征在于，所述芯片具有電源管腳、接地管腳、輸入管腳、輸出管腳及懸空焊墊，所述方法包括以下步驟：　將待測芯片的電源管腳和輸入管腳上電；所述輸入管腳包括：時鐘管腳、重啟管腳、測試模式管腳，及其他處于輸入狀態的Ｉ／Ｏ管腳；　確定待測芯片的被測管腳；　通過重啟管腳，將待測芯片重啟，使其懸空的Ｉ／Ｏ焊墊狀態確定；　通過被測管腳對待測芯片進行閂鎖效應測試。

【技術特征摘要】

【專利技術屬性】
技術研發人員：宋鑫欣，
申請(專利權)人：北京中星微電子有限公司，
類型：發明
國別省市：11[中國|北京]