一種CMOS集成電路的制造方法技術(shù)

本申請?zhí)峁┮环NCMOS集成電路的制造方法，包括a.提供具有相接界的P型阱和N型阱的硅片基體；b.在所述P型阱表面形成第一N型漂移區(qū)和第二N型漂移區(qū)，在所述N型阱表面形成第一P型漂移區(qū)和第二P型漂移區(qū)，所述第一N型漂移區(qū)、所述第二N型漂移區(qū)、所述第一P型漂移區(qū)以及所述第二P型漂移區(qū)彼此間隔；c.形成分別與第一N型漂移區(qū)和第二N型漂移區(qū)貼合的第一柵極以及分別與第一P型漂移區(qū)和所述第二P型漂移區(qū)貼合的第二柵極。將高溫形成有源區(qū)的步驟提前到低溫形成柵極的步驟之前，以克服現(xiàn)有技術(shù)中先低溫，再高溫，從而導(dǎo)致先形成的柵極性能下降的缺陷。因此，所形成的器件既具備抗輻照性能又具有較大的反向擊穿壓。

【技術(shù)實現(xiàn)步驟摘要】
一種CMOS集成電路的制造方法
本專利技術(shù)涉及半導(dǎo)體領(lǐng)域，特別涉及CMOS集成電路的制造方法。
技術(shù)介紹
隨著集成電路工藝水平的發(fā)展，其在航天領(lǐng)域得到了越來越多的應(yīng)用。現(xiàn)有的 CMOS抗輻照性能是基于低溫工藝的基礎(chǔ)上形成，其具有擊穿電壓低的缺陷。而具有高擊穿 電壓的CMOS在制造時，需要高溫推結(jié)，并且需要大幅度增加?xùn)叛鹾穸纫员ＷC器件的抗擊穿 能力，不僅制造流程復(fù)雜，而且很難保證器件的抗輻照能力。
技術(shù)實現(xiàn)思路
鑒于現(xiàn)有技術(shù)中存在的問題，本專利技術(shù)提供一種CMOS集成電路的制造方法，包括： a.提供具有相接界的P型阱和N型阱的硅片基體；b.在所述P型阱表面形成第一 N型漂移 區(qū)和第二N型漂移區(qū)，在所述N型阱表面形成第一 P型漂移區(qū)和第二P型漂移區(qū)，所述第一 N型漂移區(qū)、所述第二N型漂移區(qū)、所述第一 P型漂移區(qū)以及所述第二P型漂移區(qū)彼此間隔； c.形成第一柵極和第二柵極，所述第一柵極的一端與所述第一 N型漂移區(qū)具有相貼合的第 一區(qū)域，所述第一柵極的另一端與所述第二N型漂移區(qū)具有相貼合的第二區(qū)域，所述第二 柵極的一端與所述第一 P型漂移區(qū)具有相貼合的第三區(qū)域，所述第二柵極的另一端與所述 第二P型漂移區(qū)具有相貼合的第四區(qū)域。 在本專利技術(shù)的一些實施方式中，在步驟b中，在950°C?1050°C的溫度下，向所述P 型阱內(nèi)注入磷離子以形成所述第一 N型漂移區(qū)和所述第二N型漂移區(qū)，向所述N型阱內(nèi)注 入硼離子以形成所述第一 P型漂移區(qū)和所述第二P型漂移區(qū)。 在本專利技術(shù)的一些實施方式中，所述步驟c在890°C的溫度下進(jìn)行。將高溫形成有源 區(qū)的步驟提前到低溫形成柵極的步驟之前，能夠有效的避免現(xiàn)有技術(shù)中先形成的柵極在之 后的高溫步驟中受到影響，導(dǎo)反向擊穿電壓降低。并且本專利技術(shù)中所采用的950°C?1050°C 的溫度比現(xiàn)有技術(shù)低l〇〇°C左右。 在本專利技術(shù)的一些實施方式中，所述步驟c在890°C的溫度下進(jìn)行。 在本專利技術(shù)的一些實施方式中，所述第一區(qū)域、所述第二區(qū)域、所述第三區(qū)域和所述 第四區(qū)域的面積相等，且面積為〇. 5?I. 0um2。嚴(yán)格控制柵極和溝道的貼合面積，可以使反 向擊穿電壓顯著提高。 在本專利技術(shù)的一些實施方式中，在所述步驟b和c之后還包括步驟bl :在所述P型 阱表面的所述第一 N型漂移區(qū)遠(yuǎn)離所述第二N型漂移區(qū)的一側(cè)，與所述第一 N型漂移區(qū)間 隔的設(shè)置第一氧化區(qū)域；在所述P型阱表面的所述第二N型漂移區(qū)遠(yuǎn)離所述第一 N型漂移 區(qū)的一側(cè)，與所述第二N型漂移區(qū)間隔的設(shè)置第二氧化區(qū)域；在所述N型阱表面的所述第一 P型漂移區(qū)遠(yuǎn)離所述第二P型漂移區(qū)的一側(cè)，與所述第一 P型漂移區(qū)間隔的設(shè)置第三氧化 區(qū)域；在所述N型阱表面的所述第二P型漂移區(qū)遠(yuǎn)離所述第一 P型漂移區(qū)的一側(cè)，與所述第 二P型漂移區(qū)間隔的設(shè)置第四氧化區(qū)域。設(shè)置場氧化區(qū)能夠有效的避免N型阱工作單元和 P型阱工作單元之間相互影響而導(dǎo)致器件性能的降低，同時，也可以避免相鄰的兩個器件在 工作時相互干擾。 在本專利技術(shù)的一些實施方式中，在步驟c之后還包括步驟：d.再次向所述第一 N型 漂移區(qū)和所述第二N型漂移區(qū)內(nèi)注入磷離子，形成與所述第一柵極部分交疊的N+有源區(qū)； 再向所述第一 P型漂移區(qū)和所述第二P型漂移區(qū)內(nèi)注入硼離子，形成與所述第二柵極部分 交疊的P+有源區(qū)。 在本專利技術(shù)的一些實施方式中，所述第一柵極與所述第一 N型區(qū)和所述第二N型區(qū) 的貼合位置誤差小于〇. Ium ;所述第二柵極與所述第一 P型區(qū)和所述第二P型區(qū)的貼合位 置誤差小于〇· lum。 在本專利技術(shù)的一實施方式中，所述磷離子和所述硼離子的注入濃度為5E12?5E13， 優(yōu)選為2E13?4E13,當(dāng)在交疊面積不變的情況下，降低摻雜濃度可以提高反向擊穿電壓。 在本專利技術(shù)的一些實施方式中，所述磷離子和所述硼離子的注入濃度不等。 在本專利技術(shù)的一些實施方式中，所述磷離子和所述硼離子的注入濃度為3E13。 本專利技術(shù)提供的CMOS集成電路的制造方法，將高溫形成有源區(qū)的步驟提前到低溫 形成柵極的步驟之前，以克服現(xiàn)有技術(shù)中先低溫，再高溫，從而導(dǎo)致先形成的柵極性能下降 的缺陷。因此，所形成的器件既具備抗輻照性能又具有較大的反向擊穿壓，特別是當(dāng)離子摻 雜濃度為5E12,柵極和溝道的交疊面積為0. 5時，CMOS單管反向擊穿電壓由常規(guī)的12V提 高至58V。柵極形成于漂移區(qū)之上時的精度較為嚴(yán)格，其套偏余量不得大于0. lum。 【附圖說明】 圖Ia?圖Id為本專利技術(shù)一實施方式的CMOS集成電路工藝流程圖。 【具體實施方式】 如圖Ia?圖Id所不，提供娃片基體，娃片基體具有慘雜憐尚子的N型娃片襯底以 及外延層，將外延層分割為相接界的P型阱和N型阱。在P型阱的表面相對稱的位置形成第 一 N型漂移區(qū)和第二N型漂移區(qū)。其可以采用N漂移區(qū)板遮蓋其之外的區(qū)域，之后以光刻 方式形成N型漂移區(qū)。950°C?1050°C下，向第一和第二N型漂移區(qū)內(nèi)注入磷離子，磷離子 的注入量為5E12?5E13,優(yōu)選2E13?4E13。退火使磷離子在第一和第二漂移區(qū)內(nèi)擴散。 按照相同的方式，在N型阱的表面相對稱的位置形成第一 P型漂移區(qū)和第二P型漂移區(qū)，并 向第一和第二P型漂移區(qū)內(nèi)注入硼離子，硼離子的注入量同樣為5E12?5E13,優(yōu)選2E13? 4E13。退火使磷離子在第一和第二漂移區(qū)內(nèi)擴散。N型漂移區(qū)和P型漂移區(qū)摻雜濃度可以 不同。本實施方式中，向N型漂移區(qū)內(nèi)注入的磷離子和向P型漂移區(qū)內(nèi)注入的硼離子濃度 相同，均為3E13。 按照如圖所示的方向，在硅片基體表面沉積氮化硅層，在P型阱表面第一 N型漂移 區(qū)的左側(cè)光刻第一氧化區(qū)域位置，在P型阱表面第二N型漂移區(qū)的右側(cè)光刻第二氧化區(qū)域 位置，在N型阱表面第一 P型漂移區(qū)的左側(cè)和第二P型漂移區(qū)的右側(cè)分別光刻第三和第四 氧化區(qū)域的位置，并對上述的位置以進(jìn)行腐蝕，之后，通過化學(xué)氣相沉積二氧化硅以形成第 一、第二、第三和第四氧化區(qū)域。如此，P型阱和N型阱的接界處的兩側(cè)各有一氧化區(qū)域，即 為第二和第三氧化區(qū)域。 另外，在本次光刻和腐蝕時，也會在N型漂移區(qū)和P型漂移區(qū)位置光刻出之后需要 形成N+源區(qū)和P+源區(qū)的位置，以去除其表面的氮化硅層。 890°C的溫度下，在第一 N型漂移區(qū)和第二N型漂移區(qū)之間沉積第一柵介質(zhì)層，之 后在第一柵介質(zhì)層上沉積多晶硅，以生長方式加固形成第一柵極。所形成的第一柵極與第 一 N型漂移區(qū)具有重疊面積為Sl的第一區(qū)域，與第二N型漂移區(qū)具有重疊面積為S2的第 二區(qū)域。同樣，在第一 P型漂移區(qū)和第二P型漂移區(qū)之間沉積第二柵介質(zhì)層，之后在第二柵 介質(zhì)層上沉積多晶硅，以生長方式加固形成第二柵極。所形成的第二柵極與第一 P型漂移 區(qū)具有重疊面積為S3的第三區(qū)域，與第二P型漂移區(qū)具有重疊面積為S4的第四區(qū)域。 再次向第一和第二N型漂移區(qū)內(nèi)注入磷離子，其濃度為5E13,退火擴散后形成具 有相對于第一和第二N型漂移區(qū)其余部分具有較高離子濃度的N+有源區(qū)。N+有源區(qū)與第 一柵極部分交疊。同樣的，再次向第一和第二P型漂移區(qū)內(nèi)注入硼離子，其濃度為5E13,退 火擴散后形成具有相對于第一和第二P型漂移區(qū)其余部分具有較高離子濃度的P+有源區(qū)。 P本文檔來自技高網(wǎng)...

【技術(shù)保護點】
一種CMOS集成電路的制造方法，包括：?a.提供具有相接界的P型阱和N型阱的硅片基體；?b.在所述P型阱表面形成第一N型漂移區(qū)和第二N型漂移區(qū)，在所述N型阱表面形成第一P型漂移區(qū)和第二P型漂移區(qū)，所述第一N型漂移區(qū)、所述第二N型漂移區(qū)、所述第一P型漂移區(qū)以及所述第二P型漂移區(qū)彼此間隔；?c.形成第一柵極和第二柵極，所述第一柵極的一端與所述第一N型漂移區(qū)具有相貼合的第一區(qū)域，所述第一柵極的另一端與所述第二N型漂移區(qū)具有相貼合的第二區(qū)域，所述第二柵極的一端與所述第一P型漂移區(qū)具有相貼合的第三區(qū)域，所述第二柵極的另一端與所述第二P型漂移區(qū)具有相貼合的第四區(qū)域。

【技術(shù)特征摘要】
1. 一種CMOS集成電路的制造方法，包括： a. 提供具有相接界的P型講和N型講的娃片基體； b. 在所述P型阱表面形成第一 N型漂移區(qū)和第二N型漂移區(qū)，在所述N型阱表面形成 第一 P型漂移區(qū)和第二P型漂移區(qū)，所述第一 N型漂移區(qū)、所述第二N型漂移區(qū)、所述第一 P型漂移區(qū)以及所述第二P型漂移區(qū)彼此間隔； c. 形成第一柵極和第二柵極，所述第一柵極的一端與所述第一 N型漂移區(qū)具有相貼合 的第一區(qū)域，所述第一柵極的另一端與所述第二N型漂移區(qū)具有相貼合的第二區(qū)域，所述 第二柵極的一端與所述第一 P型漂移區(qū)具有相貼合的第三區(qū)域，所述第二柵極的另一端與 所述第二P型漂移區(qū)具有相貼合的第四區(qū)域。2. 根據(jù)權(quán)利要求1所述的CMOS集成電路的制造方法，在步驟b中，在950°C?1050°C 的溫度下，向所述P型阱內(nèi)注入磷離子以形成所述第一N型漂移區(qū)和所述第二N型漂移區(qū)， 向所述N型阱內(nèi)注入硼離子以形成所述第一 P型漂移區(qū)和所述第二P型漂移區(qū)。3. 根據(jù)權(quán)利要求2所述的CMOS集成電路的制造方法，其中，所述步驟c在890°C的溫 度下進(jìn)行。4. 根據(jù)權(quán)利要求1所述的CMOS集成電路的制造方法，其中，所述第一區(qū)域、所述第二區(qū) 域、所述第三區(qū)域和所述第四區(qū)域的面積相等，且面積為〇. 5?1. Oum2。5. 根據(jù)權(quán)利要求1所述的CMOS集成電路的制造方法，其中，在所述步驟b和c之后還 包括步驟bl : 在所述P型阱表面的所述第一 N型漂移區(qū)遠(yuǎn)離所述第二N型漂移區(qū)的一...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：劉旸，唐冬，蔡震，
申請(專利權(quán))人：中國電子科技集團公司第四十七研究所，
類型：發(fā)明
國別省市：遼寧;21