內嵌式封裝體結構制造技術

本實用新型專利技術揭露一種內嵌式封裝體結構，其包括：至少一封裝體，所述封裝體包括至少一內嵌座體，所述內嵌座體具有至少一連接端口，所述連接端口開放于所述封裝體外側。本實用新型專利技術特點在于，改進現有系統級封裝結構將多顆IC封裝整合于同一封裝體時所發生因單一IC故障而導致整顆封裝體報廢的缺失，可方便組裝、擴充、測試與替換IC零件，同時具有縮短工藝時間、降低積熱、節省成本以及增加良率的功效。（*該技術在2024年保護過期，可自由使用*）

【技術實現步驟摘要】
內嵌式封裝體結構
本技術涉及一種封裝體結構，尤其涉及一種具有內嵌座體的整合式封裝體結構。
技術介紹
近年來的半導體封裝技術包括有二維的系統單芯片(System on Chip ；SoC)，目的在于將電子系統集成于單一芯片的集成電路，并具有低功耗、高性能、實裝面積小的優點，但系統單芯片的設計時間太長，且不同元件封裝于同一顆IC上，其所生產的1C，仍占有相當大面積，其應用范圍有限。而系統級封裝(System in Package ;SiP)為新型的封裝技術,可將一個系統或子系統的全部或大部分電子功能配置在整合型基板，相較于SOC更具有小型化、高功能、開發周期短、低價格的優點，其中，系統級封裝包括三維整合型的系統級封裝(SiP) 3D IC,以及同為3D整合型的硅穿孔(Through Silicon Via ；TSV) 3D IC等3種技術。但硅穿孔3D IC技術，技術門檻與制造成本仍太高，應用尚未廣泛，故目前以如多芯片封裝(Mult1-chip Package ;MCP)技術、芯片堆疊(Stack Die)、層疊封裝(Package onPackage ;PoP)、PiP (Package in Package)、內埋式基板(Embedded Substrate)等技術為業界主流技術。前述如MCP等技術的系統極封裝工藝，皆是將多顆IC整合于一封裝體內，惟，整合前的IC通常并非皆為已知的良好芯片(known good die)，欲將所有IC整合必然面臨整合前后的復雜測試過程以及散熱的問題，更甚者，當任一 IC故障，則所述3D IC只能整顆報廢。因此，如何在目前的系統級封裝技術提出一解決方案，實為一亟欲解決的問題。
技術實現思路
有鑒于現有技術的缺失，本技術的目的在于提供一種便于組裝、擴充、測試與替換的封裝結構。為達上述目的，本技術提供一種內嵌式封裝體結構，其包括:至少一封裝體，所述封裝體包括至少一第一內嵌座體，所述第一內嵌座體具有至少一連接端口，所述連接端口開放于所述封裝體外側。上述的內嵌式封裝體結構，其中所述封裝體更包括至少一第一電路基板與所述第一內嵌座體連接。上述的內嵌式封裝體結構，其中更包括至少一中介層及至少一連接件，所述中介層設于所述封裝體一表面以連接一第一電子載體，所述連接件電性連接個別的所述封裝體與所述第一電子載體。上述的內嵌式封裝體結構，其中所述第一電子載體為電路板或芯片或電子元件或封裝元件，所述第一電子載體與所述封裝體的所述連接端口電性連接。上述的內嵌式封裝體結構，其中所述中介層為散熱膏或硅基板或墊片或薄膜。上述的內嵌式封裝體結構，其中所述連接件為導電膠或電線或運用線路重布技術的鍍線。上述的內嵌式封裝體結構，其中所述內嵌座體為固態封模材料或射出成型的公座或母座。上述的內嵌式封裝體結構，其中所述至少一第一電子載體或所述封裝體上更包括一濺鍍處理層，或所述封裝體或所述至少一第一電子載體之間更包括一金屬材質層。上述的內嵌式封裝體結構，其中所述電路基板為能夠移除的金屬載板或可圖案化的金屬載板。上述的內嵌式封裝體結構，其中所述封裝體更包括設于所述連接端口中而與內嵌座體接合的至少一端子，所述端子與所述電路基板的金屬接點電性連接。本技術特色在于，改進現有將IC整個于同一顆封裝體內卻導致單一 IC故障而整顆IC報廢的缺失，以高腳數(high pin count)的內嵌式封裝體為載體，并通過將周邊IC插接于連接端口，通過可依照不同功能的需求而插接周邊1C、模塊、控制器(ContiOller)，亦或以排線連接至其他系統或裝置，進而達到方便組裝、擴充、測試與替換IC零件的優點，因此，本技術具有縮短工藝時間、降低積熱、節省成本以及增加良率的功效。以下結合附圖和具體實施例對本技術進行詳細描述，但不作為對本技術的限定。【附圖說明】圖1-1:為本專利技術工藝第一實施例的組裝示意圖(一)；圖1-2:為本專利技術工藝第一實施例的組裝示意圖(二)；圖2:為本專利技術工藝第一實施例以另一態樣的內嵌座體來實施的組裝示意圖(一)；圖3:為本專利技術工藝第一實施例以另一態樣的內嵌座體來實施的組裝示意圖(二)；圖4:為本專利技術工藝第一實施例的組裝示意圖(三)；圖5:為本專利技術工藝第一實施例以另一態樣的封裝體來實施的組裝示意圖(一)；圖6:為本專利技術工藝第一實施例以另一態樣的封裝體來實施的組裝示意圖(二)；圖7:為本專利技術工藝第二實施例的組裝示意圖(一)；圖8:為本專利技術工藝第二實施例的組裝示意圖(二)；圖9:為本專利技術工藝第二實施例的組裝示意圖(三)；圖10:為本專利技術工藝第三實施例的組裝示意圖；圖11:為本專利技術結構第三實施例再擴充示意圖；圖12:為本專利技術結構的組合圖。其中，附圖標記連接端口.ll、llb、llc、lld、lle、llf、lly、llz第一內嵌座體.l、la、lb、ld、le、lf、lz第二內嵌座體.1c金屬接點.21、21z、22第一電路基板.2、2b、2d、2e、2f、2z第二電路基板.2c封裝體.3、3a、3b、3d、3e、3f、3z中介層.4第一電子載體.5、5a第二電子載體.7、7a第三電子載體.8Micro-USB接頭.a連接組件.b芯片.c電子元件.d端子.P【具體實施方式】為了能更進一步了解本技術的特征及
技術實現思路
，請參閱以下有關本技術的詳細說明與附圖，然而所附的附圖僅提供參考與說明用，并非用來對本技術加以限制。首先請參照圖1-1至圖6，說明本技術內嵌式封裝體結構的第一實施例，而為使本
技術實現思路
更易于了解，底下以制作一種USB3.0 / MiciO-USB雙接頭快閃存儲碟的步驟為例說明。如圖1-1所示，本技術結構包括一封裝體3，所述封裝體包括具有多個連接端口 11的一第一內嵌座體I及一電路基板2,所述電路基板2具有快閃記憶體芯片(圖未不出)、控制電路(圖未示出)及USB2.0、USB3.0金屬接點21、22，所述第一內嵌座體I可為固態封模材料(Epoxy Molding Compound,EMC)或射出成型的公座或母座，以下則皆以母座為實施來說明；此時，這些連接端口 11尚未外露于所述封裝體3外側；如圖1-2所示，所述封裝體的連接端口 11是可采用切割的方式外露，亦可通過將第一內嵌座體I放置在可使這些連接端口 IlUla外露而開放于所述封裝體3外側的特定位置，則這些連接端口 11分別開放于所述封裝體3外側；此外，第一內嵌座體I以如圖2所示的另一種態樣實施，其與圖1-1差異在于此是以分別具有一連接端口 Ila的多個第一內嵌座體Ia與第一電路基板2連接后再封裝來形成一封裝體3a，接續如圖3所示，此封裝體3a經切割后，這些內嵌座體Ia分別的連接端口Ila外露于封裝體3a;至此，即可輕易地如圖1-2或圖3所示將Micro-USB接頭a插接于這些連接端口11 (或連接端口 11a)，后續再進一步如圖4所示，以SMT技術或以卡合、接合后(亦可再選擇性地灌膠)的組裝式技術將USB3.0連接組件b與所述封裝體3連接(詳細組裝方式已揭露于中國臺灣專利證書號第M439795號說明書內文，所述說明書內文主要包括將原USB2.0接口的存儲碟升級為可用于USB3.0接口存儲碟的技術特征)，形成本文檔來自技高網...

【技術保護點】
一種內嵌式封裝體結構，其特征在于，包括：?至少一封裝體，所述封裝體包括至少一第一內嵌座體，所述第一內嵌座體具有至少一連接端口，所述連接端口開放于所述封裝體外側。

【技術特征摘要】
2013.07.01 TW 102212355;2013.07.11 TW 102124848;201.一種內嵌式封裝體結構，其特征在于，包括: 至少一封裝體，所述封裝體包括至少一第一內嵌座體，所述第一內嵌座體具有至少一連接端口，所述連接端口開放于所述封裝體外側。2.根據權利要求1所述的內嵌式封裝體結構，其特征在于，所述封裝體更包括至少一第一電路基板與所述第一內嵌座體連接。3.根據權利要求1或2所述的內嵌式封裝體結構，其特征在于，更包括至少一中介層及至少一連接件，所述中介層設于所述封裝體一表面以連接一第一電子載體，所述連接件電性連接個別的所述封裝體與所述第一電子載體。4.根據權利要求3所述的內嵌式封裝體結構，其特征在于，所述第一電子載體為電路板或芯片或電子元件或封裝元件，所述第一電...

【專利技術屬性】
技術研發人員：龍振炫，呂建賢，鄭雅云，林國華，
申請(專利權)人：群豐科技股份有限公司，
類型：新型
國別省市：中國臺灣;71