高電子遷移率晶體管及其制造方法技術

本發明專利技術提供了一種半導體結構，包括第一III-V化合物層。第二III-V化合物層設置在第一III-V化合物層上并且與第一III-V化合物層在成分上不同。載流子溝道位于第一III-V化合物層與第二III-V化合物層之間。源極部件和漏極部件設置在第二III-V化合物層上。柵電極設置在源極部件與漏極部件之間的第二III-V化合物層上。氟區嵌入柵電極下方的第二III-V化合物層中。擴散勢壘層設置在第二III-V化合物層的頂部。柵極介電層設置在第二III-V化合物層上方。柵極介電層具有位于氟區上并位于至少部分柵電極下方的氟段。本發明專利技術公開了高電子遷移率晶體管及其制造方法。

【技術實現步驟摘要】
高電子遷移率晶體管及其制造方法
本專利技術總的來說涉及半導體結構，更具體地，涉及高電子遷移率晶體管（HEMT）以及用于形成高電子遷移率晶體管的方法。
技術介紹
在半導體技術中，III族-V族（或III-V）半導體化合物由于它們的特性而被用于形成各種集成電路器件，諸如高功率場效應晶體管、高頻晶體管或高電子遷移率晶體管（HEMT）。HEMT是場效應晶體管，代替摻雜區域結合不同帶隙的兩種材料之間的結（即異質結）作為溝道，金屬氧化物半導體場效應晶體管（MOSFET）通常就是這種情形。與MOSFET相比，HEMT具有許多有吸引力的性能，包括高電子遷移率以及在高頻下傳輸信號的能力等。從應用的角度看，增強型（E型）HEMT具有許多優點。E型HEMT可使得負極性電源消除，并因此降低了電路復雜度且減少了成本。盡管上文提到了許多引人注意的性能，但在發展基于化合物的III-V半導體器件的過程中存在許多挑戰。針對這些III-V半導體化合物的配置和材料的各種技術已經進行了嘗試并進一步改善了晶體管器件的性能。通常，在制造工藝中會向半導體的層中摻雜添加物。鎂（Mg）是用于P型氮化鎵（p-GaN）的一種常見摻雜劑。Mg經常會擴散到有源層中并影響性能，具體地，是影響二維電子氣（2DEG）和HEMT器件的電流密度。
技術實現思路
根據本專利技術的第一方面，提供一種半導體結構，包括：第一III-V化合物層；第二III-V化合物層，設置在所述第一III-V化合物層上并與所述第一III-V化合物層在成分上不同，其中，所述第一III-V化合物層與所述第二III-V化合物層之間設有載流子溝道；源極部件和漏極部件，設置在所述第二III-V化合物層上；柵電極，設置在所述源極部件與所述漏極部件之間的所述第二III-V化合物層的上方；第三III-V化合物層，設置在所述第二III-V化合物層上方，其中，所述第二III-V化合物層與所述第三III-V化合物層之間設有擴散勢壘層；以及柵極介電層，設置在所述第二III-V化合物層的一部分上方同時設置在所述第三III-V化合物層的整個頂面上方。優選地，位于所述柵電極下方的所述載流子溝道包括耗盡區。優選地，柵極介電層的厚度在大約3nm至大約20nm的范圍內。優選地，所述柵極介電層包括氧化硅、氮化硅、氧化鎵、氧化鋁、氧化鈧、氧化鋯、氧化鑭或氧化鉿。優選地，所述第三III-V化合物層的寬度小于所述柵電極的寬度。優選地，所述柵電極包括鈦（Ti）、氮化鈦（TiN）、鈦鎢（TiW）、鎢（W）、鎳（Ni）、金（Au）或銅（Cu）。優選地，所述的半導體結構還包括介電覆蓋層，所述介電覆蓋層位于所述柵極介電層下方并位于所述第二III-V化合物層上方。優選地，所述源極部件和所述漏極部件中均不包括Au但包括Al、Ti或Cu。根據本專利技術的第二方面，提供一種半導體結構，包括：氮化鎵（GaN）層，設置在襯底上；氮化鋁鎵（AlGaN）層，設置在所述GaN層上，所述AlGaN層中嵌有氟區；氮化銦鎵（InGaN）層，設置在所述AlGaN層上；P型GaN層，設置在所述InGaN層上；源極部件和漏極部件，彼此間隔并設置在所述AlGaN層上；柵電極，設置在所述源極部件和漏極部件之間的所述AlGaN層上方；以及柵極介電層的一部分，設置在所述柵電極和所述AlGaN層之間，其中所述柵極介電層的所述一部分基本覆蓋所述P型GaN層。優選地，在所述GaN層與所述AlGaN層之間設有載流子溝道，所述載流子溝道包括位于所述柵電極下方的耗盡區。優選地，所述柵極介電層的厚度在大約3nm至大約20nm之間。優選地，所述柵極介電層包括氧化硅、氮化硅、氧化鎵、氧化鋁、氧化鈧、氧化鋯、氧化鑭或氧化鉿。優選地，所述源極部件和所述漏極部件均不包括Au但包括Al、Ti或Cu。優選地，所述柵電極包括鈦（Ti）、氮化鈦（TiN）、鈦鎢（TiW）、鎢（W）、鎳（Ni）、金（Au）或銅（Cu）。根據本專利技術的第三方面，提供一種形成半導體結構的方法，所述方法包括：在第一III-V化合物層上外延生長第二III-V化合物層，其中在所述第一III-V化合物層與所述第二III-V化合物層之間設置載流子溝道；在所述第二III-V化合物層上形成源極部件和漏極部件；在所述第二III-V化合物層上形成第三III-V化合物層，其中在所述第二III-V化合物層與所述第三III-V化合物層之間設置擴散勢壘層；在所述第二III-V化合物層的一部分上和所述第三III-V化合物層的頂面上沉積柵極介電層；以及在所述源極部件與漏極部件之間的處理過的柵極介電層上形成柵電極。優選地，處理所述柵極介電層包括：將具有氟的多種摻雜劑注入所述柵極介電層和所述第二III-V化合物層中。附圖說明根據以下詳細描述和附圖可以理解本公開內容。需要強調的是，根據行業標準慣例，各個部件沒有按比例繪制。實際上，為了討論的清楚，可以任意增大或減小各個部件的尺寸。圖1是根據本公開的一個或多個實施例的具有高電子遷移率晶體管（HEMT）的半導體結構的截面圖。圖2是根據本公開的一個或多個實施例的具有HEMT的半導體結構的形成方法的流程圖。圖3至圖7是根據圖2方法的一個實施例的處于各個制造階段的具有HEMT的半導體結構的截面圖。具體實施方式下面詳細討論說明性實施例的制造和使用。然而，應該理解，本專利技術提供了許多可以在各種具體環境中具體化的可應用專利技術構思。所討論的具體實施例僅僅是說明性的而不限制本專利技術的范圍。通過芯片區之間的劃線在襯底上標記出多個半導體芯片區。襯底將經受各種清洗、分層、圖案化、蝕刻以及摻雜步驟以形成集成電路。這里的術語“襯底”通常是指其上形成各種層和器件結構的塊狀襯底。在一些實施例中，塊狀襯底包括硅或化合物半導體，諸如GaAs、InP、Si/Ge或SiC。這些層的實例包括介電層、摻雜層、多晶硅層、擴散勢壘層或導電層。器件結構的實例包括晶體管、電阻器和/或電容器，它們通過互連層而互連至附加集成電路。圖1是根據本公開的一個或多個實施例的具有高電子遷移率晶體管（HEMT）和InGaN擴散勢壘層130的半導體結構100的截面圖。參照圖1，示出了具有HEMT的半導體結構100。該半導體結構100包括襯底102。在一些實施例中，襯底102包括碳化硅（SiC）襯底、藍寶石襯底或硅襯底。半導體結構100還包括形成在兩種不同半導體材料層（諸如具有不同帶隙的材料層）之間的異質結。例如，半導體結構100包括非摻雜窄帶間隙溝道層和寬帶隙n型施體供應層（donor-supplylayer）。在至少一個實例中，半導體結構100包括形成在襯底102上的第一III-V化合物層（或被稱為溝道層）104和形成在溝道層104上的第二III-V化合物層（或稱為施體供應層）106。溝道層104和施體供應層106是由元素周期表中的III-V族構成的化合物。然而，溝道層104和施體供應層106在組成上彼此不同。溝道層104為非摻雜或非故意摻雜（UID）。在半導體結構100的當前實例中，溝道層104包括氮化鎵（GaN）層（還稱作GaN層104）。施體供應層106包括氮化鋁鎵（AlGaN）層（還稱作AlGaN層106）。GaN層104與AlGaN層106直接相互接觸。在另一實例中，溝道層104包括GaAs層本文檔來自技高網...

【技術保護點】
一種半導體結構，包括：第一III?V化合物層；第二III?V化合物層，設置在所述第一III?V化合物層上并與所述第一III?V化合物層在成分上不同，其中，所述第一III?V化合物層與所述第二III?V化合物層之間設有載流子溝道；源極部件和漏極部件，設置在所述第二III?V化合物層上；柵電極，設置在所述源極部件與所述漏極部件之間的所述第二III?V化合物層的上方；第三III?V化合物層，設置在所述第二III?V化合物層上方，其中，所述第二III?V化合物層與所述第三III?V化合物層之間設有擴散勢壘層；以及柵極介電層，設置在所述第二III?V化合物層的一部分上方同時設置在所述第三III?V化合物層的整個頂面上方。

【技術特征摘要】
2013.02.22 US 13/774,6141.一種半導體結構，包括：第一III-V化合物層；第二III-V化合物層，設置在所述第一III-V化合物層上并與所述第一III-V化合物層在成分上不同，其中，所述第一III-V化合物層與所述第二III-V化合物層之間設有載流子溝道；源極部件和漏極部件，設置在所述第二III-V化合物層上；柵電極，設置在所述源極部件與所述漏極部件之間的所述第二III-V化合物層的上方；第三III-V化合物層，設置在所述第二III-V化合物層上方，其中，所述第二III-V化合物層與所述第三III-V化合物層之間設有擴散勢壘層；以及柵極介電層，設置在所述第二III-V化合物層的一部分上方同時設置在所述第三III-V化合物層的整個頂面上方，其中，對設置在所述第二III-V化合物層的所述一部分上方的所述柵極介電層進行氟處理，其中，所述擴散勢壘層中形成的極化感應場的方向與所述第二III-V化合物層中場的方向相反。2.根據權利要求1所述的半導體結構，其中，位于所述柵電極下方的所述載流子溝道包括耗盡區。3.根據權利要求1所述的半導體結構，其中，所述柵極介電層的厚度在3nm至20nm的范圍內。4.根據權利要求1所述的半導體結構，其中，所述柵極介電層包括氧化硅、氮化硅、氧化鎵、氧化鋁、氧化鈧、氧化鋯、氧化鑭或氧化鉿。5.根據權利要求1所述的半導體結構，其中，所述第三III-V化合物層的寬度小于所述柵電極的寬度。6.根據權利要求1所述的半導體結構，其中，所述柵電極包括鈦(Ti)、氮化鈦(TiN)、鈦鎢(TiW)、鎢(W)、鎳(Ni)、金(Au)或銅(Cu)。7.根據權利要求1所述的半導體結構，還包括介電覆蓋層，所述介電覆蓋層位于所述柵極介電層下方并位于所述第二III-V化合物層上方。8.根據權利要求1所述的半導體結構，其中，所述源極部件和所述漏極部件中均不包括Au但包括Al、Ti或Cu。9.一種半導體結構，包括：氮化鎵GaN層，設置在襯底上；氮化鋁鎵AlGaN層，設置在所...

【專利技術屬性】
技術研發人員：劉柏均，陳祈銘，喻中一，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：中國臺灣;71