布局修改方法及系統技術方案

本發明專利技術提供一種方法，該方法包括：提供存儲先前下線的集成電路(IC)布局的至少一部分的局部網表的非易失性機器可讀存儲介質，該局部網表代表用于制造具有使IC滿足第一規格值的IC布局的IC的光掩模組。計算機識別IC布局中多個第一器件的固有子器件，使得由第二器件代替第一器件的固有子器件在修改后的IC布局中滿足不同于第一規格值的第二規格值。生成至少一個布局掩模，并且將該至少一個布局掩模存儲在可被用于形成至少一個附加光掩模的工具訪問的至少一個非易失性機器可讀存儲介質中，使得將光掩模組和至少一個附加掩模用于根據修改后的IC布局制造IC。本發明專利技術還提供了布局修改方法及系統。

【技術實現步驟摘要】
布局修改方法及系統本申請要求于2012年6月5日提交的第61/655,634號美國臨時專利申請的優先權，其全部內容結合于此作為參考。
本專利技術涉及用于半導體集成電路(IC)設計以及光掩模布局生成的電子設計自動化工具。
技術介紹
半導體晶圓代工廠(foundry)與標準單元庫供應商正不斷地提高標準單元和再重復使用部件的設計。用于集成電路的現代設計工藝廣泛用于模塊化部件。電路設計者通常以寄存器傳輸級(RTL)提出設計描述。該RTL源代碼描述(例如，Verilog代碼)被編譯為“單元”的實例。單元是諸如柵極或存儲位單元的電路的基本構件塊。單元實現邏輯或其他電子功能。多個晶圓代工廠和獨立的單元庫供應商提供標準單元庫。在具體的集成電路技術使用中，這些庫中的單元已經被模型化和標準化。在IC平面布置圖中，電子設計自動化(EDA)工具將所選擇的標準單元放置在合適位置處，并且對多個單元之間的互連件進行布線以生成IC布局。生成布局之后，進行一系列的檢查和驗收程序，包括設計規則檢查(DRC)和布局與原理圖一致性(LVS)檢查。當設計已經通過了檢查程序時，生成結束命令并下線。使用諸如GDSII或Oasis的標準格式向晶圓代工廠發布該布局。IC設計者使用在設計指定IC時可用的標準單元庫設計電路。指定IC的最初發布之后，晶圓代工廠和單元庫供應商繼續使用新的單元設計來提高他們的單元庫。對于IC設計者來說，重新設計使用稍后開發的單元設計的他們的IC成本高。
技術實現思路
為了解決現有技術中所存在的缺陷，根據本專利技術的一方面，提供了一種方法，包括：提供非易失性機器可讀存儲介質，所述非易失性機器可讀存儲介質存儲先前下線的集成電路(IC)布局的至少一部分的局部網表，所述局部網表代表用于制造具有使IC滿足第一規格值的IC布局的IC的光掩模組；通過計算機識別所述IC布局中的多個第一器件的固有子器件，使得通過第二器件代替所述第一器件的所述固有子器件在修改后的IC布局中滿足不同于所述第一規格值的第二規格值；以及生成至少一個布局掩模并將所述至少一個布局掩模存儲在可通過用于形成至少一個附加光掩模的工具訪問的至少一個非易失性機器可讀存儲介質中，使得將所述光掩模組和所述至少一個附加光掩模用于根據所述修改后的IC布局制造IC。在該方法中，在不改變所述光掩模組中的任何光掩模的情況下實施生成步驟。在該方法中，將所述光掩模組用于實施多個半導體工藝步驟；以及將附加光掩模配置成選擇性地針對多個工藝步驟中的一個工藝步驟改變所述第一器件的固有子器件的總曝光時間，使得所述第一器件的所述固有子器件在所述一個工藝步驟中的工藝時間不同于排除在所述固有子器件之外的任何第一器件在所述一個工藝步驟中的工藝時間。在該方法中，將所述附加光掩模配置成選擇性地針對柵極絕緣層形成工藝改變所述第一器件的所述固有子器件的曝光時間。在該方法中，將所述附加光掩模配置成選擇性地針對離子注入工藝改變所述第一器件的所述固有子器件的曝光時間。在該方法中，將所述附加光掩模配置成選擇性地改變所述第一器件的所述固有子器件的柵極側壁間隔件的長度。在該方法中，提供包括所述局部網表的介質的步驟包括：(a)識別所述先前下線的IC布局的所述部分中的多個標準單元；以及(b)識別所述多個標準單元之間的互連，其中，步驟(a)和(b)基于所述光掩模組的布局檢查。在該方法中，步驟(a)包括：將單元庫的標準單元的至少一層的特征與所述光掩模組中的至少一個光掩模的相應特征進行比較；以及如果所述標準單元的所述至少一層的特征與所述至少一個光掩模中的所述相應特征相匹配，則將該特征識別為所述標準單元的實例的一部分。在該方法中，所述布局檢查包括布局的GDSII描述的檢查。在該方法中，提供存儲所述局部網表的介質的步驟包括：提供先前用于制造所述光掩模組的門級網表。在該方法中，識別所述多個第一器件的所述固有子器件的步驟包括：識別所述IC布局中的第一觸發器和第二觸發器；識別連接在所述第一觸發器和所述第二觸發器之間的一個或多個標準單元的序列；計算由所述一個或多個標準單元的序列處理的信號所產生的總延遲；將所述總延遲和與所述第二規格值相關的性能目標進行比較；以及如果所述總延遲與所述性能目標的之差大于閾值，則在所述固有子器件中包括所述一個或多個標準單元的序列。在該方法中，如果所述總延遲比所述性能目標長所述閾值，則實施生成所述至少一個布局掩模的步驟，從而所述附加光掩模使所述IC布局中的所述第二器件相對于所述第一器件具有提高的性能。在該方法中，如果所述總延遲比所述性能目標短所述閾值，則實施生成至少一個布局掩模的步驟，從而所述附加光掩模使所述IC布局中的所述第二器件相對于所述第一器件具有降低的功耗。根據本專利技術的另一方面，提供了一種系統，包括：非易失性機器可讀存儲介質，存儲先前下線的集成電路(IC)布局的至少一部分的局部網表，所述局部網表代表用于制造具有使所述IC滿足第一規格值的IC布局的IC的光掩模組；至少一個處理器，被配置成識別所述IC布局中的多個第一器件的固有子器件，使得通過第二器件代替所述第一器件的所述固有子器件在修改后的IC布局中滿足不同于所述第一規格值的第二規格值；以及所述至少一個處理器，進一步被配置成生成至少一個布局掩模并將所述至少一個布局掩模存儲在可通過用于形成至少一個附加光掩模的工具訪問的至少一個非易失性機器可讀存儲介質中，使得所述光掩模組和所述至少一個附加光掩模用于根據所述修改后的IC布局制造IC。在該系統中，所述光掩模組用于實施多個半導體工藝步驟；以及所述至少一個處理器被配置成生成所述附加布局掩模，使得附加光掩模被配置成選擇性地針對所述多個工藝步驟中的一個工藝步驟改變所述第一器件的所述固有子器件的總曝光時間，使得所述第一器件的所述固有子器件在所述一個工藝步驟中的工藝時間不同于排除在所述固有子器件之外的任何第一器件在所述一個工藝步驟中的工藝時間。在該系統中，所述處理器被進一步配置成通過以下步驟生成并存儲所述局部網表：將單元庫的標準單元的至少一層的特征與所述光掩模組中的至少一個光掩模的相應特征進行比較；以及如果所述標準單元的所述至少一層的特征與所述至少一個光掩模中的所述相應特征相匹配，則將該特征識別為所述標準單元的實例的一部分。在該系統中，所述處理器被進一步配置成通過以下步驟識別所述多個第一器件的所述固有子器件：識別所述IC布局中的第一觸發器和第二觸發器；識別連接在所述第一觸發器和所述第二觸發器之間的一個或多個標準單元的序列；計算由所述一個或多個標準單元的序列處理的信號所產生的總延遲；將所述總延遲和與所述第二規格值相關的性能目標進行比較；以及如果所述總延遲與所述性能目標的差值大于閾值，則在所述固有子器件中包括所述一個或多個標準單元的序列。根據又一方面，提供了一種非易失性計算機可讀存儲介質，包括至少一個并且通過計算機程序指令進行編碼，使得當計算機執行所述計算機程序指令時，所述計算機執行包括以下步驟的方法：訪問包括先前下線的集成電路(IC)布局的至少一部分的局部網表的非易失性機器可讀存儲介質，所述局部網表代表用于制造具有使IC滿足第一規格值的IC布局的IC的光掩模組；通過所述計算機識別所述IC布局中的多個第一器件的固有子器件，使得通過第二器件代替所述第一本文檔來自技高網...

【技術保護點】
一種方法，包括：提供非易失性機器可讀存儲介質，所述非易失性機器可讀存儲介質存儲先前下線的集成電路(IC)布局的至少一部分的局部網表，所述局部網表代表用于制造具有使IC滿足第一規格值的IC布局的IC的光掩模組；通過計算機識別所述IC布局中的多個第一器件的固有子器件，使得通過第二器件代替所述第一器件的所述固有子器件在修改后的IC布局中滿足不同于所述第一規格值的第二規格值；以及生成至少一個布局掩模并將所述至少一個布局掩模存儲在可通過用于形成至少一個附加光掩模的工具訪問的至少一個非易失性機器可讀存儲介質中，使得將所述光掩模組和所述至少一個附加光掩模用于根據所述修改后的IC布局制造IC。

【技術特征摘要】
2012.06.05 US 61/655,634;2012.06.22 US 13/530,1641.一種用于修改布局的方法，包括：提供非易失性機器可讀存儲介質，所述非易失性機器可讀存儲介質存儲先前下線的集成電路(IC)布局的至少一部分的局部網表，所述局部網表代表用于制造具有使集成電路滿足第一規格值的集成電路布局的集成電路的光掩模組；通過計算機識別所述集成電路布局中的多個第一器件的固有子器件，使得通過第二器件代替所述第一器件的所述固有子器件在修改后的集成電路布局中滿足不同于所述第一規格值的第二規格值；以及生成與所述多個第一器件的固有子器件相對應的至少一個布局掩模并將所述至少一個布局掩模存儲在至少一個非易失性機器可讀存儲介質中，所述布局掩模可通過用于形成至少一個附加光掩模的工具訪問，所述至少一個附加光掩模改變使用所述光掩模組中的一個執行的工藝步驟，使得將所述光掩模組和所述至少一個附加光掩模用于根據所述修改后的集成電路布局制造集成電路。2.根據權利要求1所述的用于修改布局的方法，其中，在不改變所述光掩模組中的任何光掩模的情況下實施生成步驟。3.根據權利要求1所述的用于修改布局的方法，其中，將所述光掩模組用于實施多個半導體工藝步驟；以及將附加光掩模配置成選擇性地針對多個工藝步驟中的一個工藝步驟改變所述第一器件的固有子器件的總曝光時間，使得所述第一器件的所述固有子器件在所述一個工藝步驟中的工藝時間不同于排除在所述固有子器件之外的任何第一器件在所述一個工藝步驟中的工藝時間。4.根據權利要求3所述的用于修改布局的方法，其中，將所述附加光掩模配置成選擇性地針對柵極絕緣層形成工藝改變所述第一器件的所述固有子器件的曝光時間。5.根據權利要求3所述的用于修改布局的方法，其中，將所述附加光掩模配置成選擇性地針對離子注入工藝改變所述第一器件的所述固有子器件的曝光時間。6.根據權利要求3所述的用于修改布局的方法，其中，將所述附加光掩模配置成選擇性地改變所述第一器件的所述固有子器件的柵極側壁間隔件的長度。7.根據權利要求1所述的用于修改布局的方法，其中，提供包括所述局部網表的介質的步驟包括：(a)識別所述先前下線的集成電路布局的部分中的多個標準單元；以及(b)識別所述多個標準單元之間的互連，其中，步驟(a)和(b)基于所述光掩模組的布局檢查。8.根據權利要求7所述的用于修改布局的方法，步驟(a)包括：將單元庫的標準單元的至少一層的特征與所述光掩模組中的至少一個光掩模的相應特征進行比較；以及如果所述標準單元的所述至少一層的特征與所述至少一個光掩模中的所述相應特征相匹配，則將該特征識別為所述標準單元的實例的一部分。9.根據權利要求7所述的用于修改布局的方法，其中，所述布局檢查包括布局的GDSII描述的檢查。10.根據權利要求1所述的用于修改布局的方法，其中，提供存儲所述局部網表的介質的步驟包括：提供先前用于制造所述光掩模組的門級網表。11.根據權利要求1所述的用于修改布局的方法，其中，識別所述多個第一器件的所述固有子器件的步驟包括：識別所述集成電路布局中的第一觸發器和第二觸發器；識別連接在所述第一觸發器和所述第二觸發器之間的一個或多個標準單元的序列；計算由所述一個或多個標準單元的序列處理的信號所產生的總延遲；將所述總延遲和與所述第二規格值相關的性能目標進行比較；以及如果所述總延遲與所述性能目標之差大于閾值，則在所述固有子器件中包括所述一個或多個標準單元的序列。12.根據權利要求11所述的用于修改布局的方法，其中，如果所述總延遲以所述閾值長于所述性能目標，則實施生成所述至少一個布局掩模的步驟，從而所述附加光掩模使所述集成電路布局中的所述第二器件相對于所述第一器件具有提高的性能。13.根據權利要求11所述的用于修改布局的方法，其中，如果所述總延遲以所述閾值短于所述性能目標，則實施生成至少一個布局掩模的步驟，從而所述附加光掩模使所述集成電路布局中的所述第二器件相對于所述第一器件具有降低的功耗。14.一種用于修改布局的系統，包括：非易失性機器可讀存儲介質，...

【專利技術屬性】
技術研發人員：李孟祥，許力中，楊士賢，余和哲，譚競豪，王中興，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：