一種存儲器及其時序追蹤方法技術

本發明專利技術公開了一種存儲器及其時序追蹤方法，所述存儲器包含至少一個全局控制電路和追蹤驅動電路，若干存儲單元、追蹤單元、追蹤控制電路以及相應的若干條內嵌于存儲單元陣列的不同追蹤路徑。本發明專利技術的存儲器，在存儲陣列的不同位置采用至少三條追蹤路徑，能夠更加全面地反映出存儲器操作的時序；另外，在進行字線、位線追蹤之前增加預解碼追蹤路徑，提升了時序追蹤的精確度。

【技術實現步驟摘要】
【專利摘要】本專利技術公開了，所述存儲器包含至少一個全局控制電路和追蹤驅動電路，若干存儲單元、追蹤單元、追蹤控制電路以及相應的若干條內嵌于存儲單元陣列的不同追蹤路徑。本專利技術的存儲器，在存儲陣列的不同位置采用至少三條追蹤路徑，能夠更加全面地反映出存儲器操作的時序；另外，在進行字線、位線追蹤之前增加預解碼追蹤路徑，提升了時序追蹤的精確度。【專利說明】
本專利技術涉及存儲器領域，具體涉及，使得追蹤結果更為準確、可靠。
技術介紹
在當今集成電路應用領域，對在一塊小的芯片上實現多的功能提出了更高的要求，于是片上系統(System on Chip,SoC)越來越受到人們的重視。隨著集成電路設計水平和工藝技術的提高，包含多個功能模塊的SoC已經能夠實現相當復雜的功能。根據ITRS的報告，在這些SoC中存儲器占據了很大比例，并且其增長趨勢還在不斷擴大。各種類型的存儲器如SRAM，DRAM以及Flash都能被集成到SoC中，但目前主流的嵌入式存儲器還應該是SRAM,因為它能通過標準的CMOS工藝很容易地嵌入到SoC中。在特征尺寸不斷縮小的同時，由于隨機參雜的波動、阱臨近效應等不良因素帶來的工藝偏差也在不斷增大。工藝偏差對電路性能有著顯著影響，并且增加了對整體電路模擬的難度。因此在90納米技術節點特別是后續的40納米乃至22納米，這些問題是我們所必須引起重視的。盡管考慮工藝偏差而保留相對較大的設計余量會增加設計復雜性，耗費更大的成本，但是如果不考慮將會導致電路性能的降低甚至是電路功能的無法實現。伴隨著先進工藝的快速發展，被廣泛應用于SoC的半導體存儲器單元的尺寸也在不斷縮小。同時，由于工藝偏差的存在導致不同的存儲器單元具有不同的數據讀取速度。這樣一來，速度較慢的存儲單元需要較長的讀取時間，而那些速度相對快的單元讀取時間短，從而產生了時序的不一致性。除此之外，存儲單元的外圍電路同樣存在著受工藝偏差影響的問題，沿著不同的路徑信號傳輸的延時不同。再加上電壓、溫度的變化，這些時序的差異會導致數據在存儲器中不能進行正確的讀取操作。因此，在存儲器設計過程中都會包含用于檢測實際電路信號延時的追蹤電路，通過追蹤電路反映出來的延時來調整存儲器控制信號的時序，以保證存儲器各項操作的準確執行。追蹤電路包含有用于產生追蹤信號的追蹤單元，為保證追蹤的準確性，這些追蹤單元采用與存儲器存儲單元類似的結構。為了解決時序追蹤的問題，傳統的存儲器追蹤方法往往只采用單一字線或者單一位線追蹤電路，產生追蹤信號從而控制存儲器數據讀取操作。也有一些方案采用單一字線和位線相結合構成追蹤電路，模擬字線和位線上的延時，如圖1所示，相比于前一種方法，這種設計對提高存儲器的追蹤精度有很大的幫助。但是隨著工藝偏差的增大，單條字線、位線追蹤路徑的時序已經不能反映整個存儲器的工作時序。特別是在高精度電路設計中，這樣的時序追蹤方法已經不能滿足電路對精度的要求。
技術實現思路
針對現有技術中的不足，本專利技術提供了一種全新的存儲器及其時序追蹤方法，包含多條追蹤路徑，以實現更加精確的追蹤。在此，提供一種存儲器，包含至少一個全局控制電路和追蹤驅動電路，若干存儲單元、追蹤單元、追蹤控制電路以及相應的若干條內嵌于存儲單元陣列的不同追蹤路徑。所述全局控制電路、追蹤驅動電路、追蹤路徑、追蹤單元及追蹤控制電路在信號傳輸方向上依次傳輸連接。優選的，所述追蹤控制電路和全局控制電路之間連接有靈敏放大器，靈敏放大器優設在存儲器追蹤路徑上，例如，設在追蹤控制電路的輸出端。可以以一個6管存儲單元作為存儲單元，設置兩個傳輸管和一對反向器相耦合。優選的，所述追蹤單元和存儲單元結構類似，其中追蹤控制電路包括至少三根追蹤位線，且在追蹤控制電路中增設預解碼追蹤路徑，預解碼追蹤路徑位于全局控制電路和追蹤驅動電路之間。在此，提供一種存儲器的時序追蹤方法，以包含不同位置的多條追蹤路徑的存儲器為基礎，其具體工作過程如下:全局控制電路發出信號啟動追蹤驅動電路，追蹤驅動電路同時開啟至少三條追蹤路徑進行字線方向的追蹤；當追蹤信號到達追蹤單元，追蹤單元的字線打開，預先被充到高電平的相應位線開始放電，之后追蹤控制電路檢測位線放電，通過一個對應個數的輸入與非門以放電速度最快的路徑為準輸出追蹤控制信號，用以完成對存儲單元位線放電的追蹤，從追蹤控制電路輸出的信號經過一個靈敏放大器作用于全局控制電路，從而產生精確的數據讀取控制時鐘。有益效果:1.本專利技術的存儲器，在存儲陣列的不同位置采用至少3條追蹤路徑，能夠更加全面地反映出存儲器讀操作的時序。2.本專利技術的存儲器，在進行字線、位線追蹤之前增加了預解碼追蹤路徑，提升了時序追蹤的精確度。上述說明僅是本專利技術技術方案的概述，為了能夠更清楚了解本專利技術的技術手段，并可依照說明書的內容予以實施，以下以本專利技術的較佳實施例并配合附圖詳細說明如后。本專利技術的【具體實施方式】由以下實施例及其附圖詳細給出。【專利附圖】【附圖說明】圖1為現有的一種時序追蹤方案的結構不意圖。圖2為本專利技術的包含三條追蹤路徑的存儲器架構的示意圖。圖3為本專利技術的存儲器中的一種6管存儲單元的結構示意圖。圖4為本專利技術的存儲器中的一種追蹤單元結構示意圖。圖5為本專利技術的存儲器中的一種追蹤控制電路示意圖。圖6為本專利技術的一種包含預解碼追蹤的存儲器架構的示意圖。【具體實施方式】實施例1結合圖2所示，一種存儲器，包含存儲單元、全局控制電路、追蹤驅動電路、追蹤單元、追蹤控制電路以及3條內嵌于存儲單元陣列的不同追蹤路徑。另外，除追蹤控制路徑上的靈敏放大器外，存儲器讀出端口的靈敏放大器以及存儲單元陣列的字線WL，位線BL在圖中未標出。該包含不同位置的多條追蹤路徑的存儲器具體工作過程如下:全局控制電路發出信號啟動追蹤驅動電路，追蹤驅動電路同時開啟追蹤路徑I?3進行字線方向的追蹤。當追蹤信號到達追蹤單元，追蹤單元的字線打開，預先被充到高電平的相應位線TBLl?3開始放電，之后追蹤控制電路檢測TBLl?3的放電，通過一個三輸入與非門以放電速度最快的路徑為準輸出追蹤控制信號，用以完成對存儲單元位線放電的追蹤，具體過程以下結合圖5敘述。從追蹤控制電路輸出的信號經過一個靈敏放大器SA作用于全局控制電路，從而產生精確的數據讀取控制時鐘。在此，采用不同位置的三條追蹤路徑能夠更全面地反映出存儲器陣列的信號傳遞，這對抗工藝偏差、溫度以及電壓差異具有更好的效果。實施例2圖3是一個6管存儲單元，其中麗I和麗2構成傳輸管，MP3、麗5和MP4、MN6組成的一對反向器相耦合。為了更為準確地反應存儲器對存儲單元的讀取操作，本專利技術采用與存儲單元結構類似的追蹤單元，如圖4所示。但是不同的是TBLB —直被固定在高電平Vdd，另外傳輸管麗2源極和漏極相連。當追蹤信號給字線TWL充電使之為高電平，麗1、麗2打開使得NodeO被拉到低電平，從而使原先預充到高電平額TBL放電，模擬存儲單元的字線放電過程。實施例3圖5所示的是一種追蹤控制電路,TBLl?3是追蹤單元的追蹤位線,MPl?6實現分別給TBLl?3充電的功能，對于每一根TBL用兩個上拉管，以達到更快的充電速度。其中，PCHAR信號用以控制對TBLl?3進行充電。三輸入與非門的三個輸入端耦接至TBLl?3，輸出端耦接至一個下拉NMOS管MN11本文檔來自技高網...

【技術保護點】
一種存儲器，其特征在于，所述存儲器包含至少一個全局控制電路和追蹤驅動電路，若干存儲單元、追蹤單元、追蹤控制電路以及相應的若干條內嵌于存儲單元陣列的不同追蹤路徑。

【技術特征摘要】

【專利技術屬性】
技術研發人員：李力南，翁宇飛，
申請(專利權)人：蘇州寬溫電子科技有限公司，
類型：發明
國別省市：