具有泄漏抑制和電平控制的靜態隨機存取存儲器（SRAM）寫入輔助電路制造技術

描述了一種具有泄漏抑制和電平控制的靜態隨機存取存儲器（SRAM）寫入輔助電路（400）。在一個實施例中，所述SRAM寫入輔助電路（400）增大在寫入周期內提供的升壓量，而在另一個實施例中，所述SRAM寫入輔助電路（400）限制在較高電源電壓處提供的升壓量。

【技術實現步驟摘要】
【國外來華專利技術】具有泄漏抑制和電平控制的靜態隨機存取存儲器(SRAM)寫入輔助電路
技術介紹
本專利技術一般地涉及集成電路存儲器件，更具體地說，涉及具有泄漏抑制和電平控制的靜態隨機存取存儲器(SRAM)寫入輔助電路。在計算機或其它電子設備中，通常采用存儲器件作為內部存儲區域。用于在計算機中存儲數據的一種特定類型的存儲器是隨機存取存儲器(RAM)。RAM通常在計算機環境中用作主存儲器，并且通常是易失性的，因為一旦關閉電源，存儲在RAM中的所有數據都會丟失。SRAM是RAM的一個實例。SRAM的優點是無需刷新即可保存數據。典型的SRAM器件包括一組單獨的SRAM單元。每個SRAM單元能夠存儲表示邏輯數據位(例如,“O”或“I”)的二進制電壓值。SRAM單元的一種現有配置包括一對交叉耦合的器件(例如反相器)。反相器用作鎖存器，只要為存儲陣列提供電源，便可在反相器中存儲數據位。在傳統的六晶體管(6T)單元中，一對存取晶體管或傳輸門(pass gate)(當由字線激活時)選擇性地將反相器耦合到一對互補位線(即，真位線和補位線)。其它SRAM單元設計可以包括不同數量的晶體管(例如，4T、8T等)。SRAM單元設 計傳統上包括存儲陣列的讀取和寫入功能之間的折衷，以便維護單元穩定性、讀取性能和寫入性能。具體地說，組成交叉耦合鎖存器的晶體管必須在寫入操作期間足夠弱以便被過度驅動，同時還在讀取操作期間足夠強以便在驅動位線時維持其數據值。將交叉耦合反相器連接到真位線和補位線的存取晶體管會影響單元的穩定性和性能。在單端口 SRAM單元中，通常使用一對存取晶體管對單元進行讀取和寫入訪問。將柵極驅動到數字值，以便使晶體管在“導通”和“關斷”狀態之間切換。優化寫入操作的訪問將促使減小器件的導通電阻(Rm)。另一方面，針對讀取操作優化存取晶體管將促使增加Rm，以便將單元與位線電容隔離并防止單元干擾。隨著集成電路大小的縮減，SRAM的讀取功能和寫入功能之間的這種折衷越來越成為問題。具體地說，當集成電路的操作電壓隨著電路大小的縮減而減小時，SRAM單元的讀取和寫入裕度(衡量可以對SRAM單元的位進行讀寫的可靠程度)將減少。因此，讀取和寫入裕度的減少可能在SRAM單元的相應讀取和寫入操作中導致錯誤。
技術實現思路
在一個實施例中，提供一種器件，所述器件包括存儲陣列，其包括:多個以行和列布置的靜態隨機存取存儲器(SRAM)單元；多個真位線，每個真位線連接到所述存儲陣列的一個列；以及多個補位線，每個補位線與所述多個真位線之一形成差分對并與其在同一列中。所述器件還包括寫入輔助電路，其連接到所述存儲陣列的所述多個SRAM單元的每一個中的每個差分位線對。所述寫入輔助電路包括:負升壓節點；放電器件，其耦合到地和所述負升壓節點，所述放電器件被配置為接收第一控制信號；升壓電容器，其耦合到所述負升壓節點，所述升壓電容器被配置為接收第二控制信號；多個位線控制器件，其被配置為控制寫入數據線以便在寫入周期內寫入位線，所述多個位線控制器件中的每一個包括耦合到所述負升壓節點的晶體管，其中所述多個位線控制器件的每個晶體管的柵極-源極端子連接到所述負升壓節點；以及位線控制選擇器件，其耦合到所述多個位線控制器件和所述負升壓節點，所述位線控制選擇器件被配置為在所述寫入周期內選擇所述多個位線控制器件之一，其中未被選擇的多個位線控制器件的每個所述晶體管的所述柵極-源極端子從所述負升壓節點接收負電壓，并將所述負電壓饋送到所述柵極以便最小化泄漏。在第二實施例中，提供一種靜態隨機存取存儲器(SRAM)寫入輔助電路。在該實施例中，SRAM寫入輔助電路包括:負升壓節點；放電器件，其耦合到地和所述負升壓節點，所述放電器件被配置為接收第一控制信號；升壓電容器，其耦合到所述負升壓節點，所述升壓電容器被配置為接收第二控制信號；多個位線控制器件，其被配置為控制寫入數據線以便在寫入周期內寫入位線，所述多個位線控制器件中的每一個包括耦合到所述負升壓節點的晶體管，其中所述多個位線控制器件的每個晶體管的柵極-源極端子連接到所述負升壓節點；以及位線控制選擇器件，其耦合到所述多個位線控制器件和所述負升壓節點，所述位線控制選擇器件被配置為在所述寫入周期內選擇所述多個位線控制器件之一，其中未被選擇的多個位線控制器件的每個所述晶體管的所述柵極-源極端子從所述負升壓節點接收負電壓，并將所述負電壓饋送到所述柵極以便最小化泄漏。附圖說明 圖1示出了存儲陣列的簡化框圖；圖2示出了傳統的靜態隨機存取存儲器(SRAM)寫入驅動器；圖3示出了描述圖2中所示的SRAM寫入驅動器的操作的電路計時圖；圖4示出了根據本專利技術的一個實施例的SRAM寫入輔助電路；圖5示出了根據本專利技術的一個實施例的描述圖4中所示的SRAM寫入輔助電路的操作的電路計時圖；圖6示出了使用圖4中所示的SRAM寫入輔助電路的位線放電的模擬；圖7示出了根據本專利技術的另一個實施例的可以添加到圖4中所示的SRAM寫入輔助電路以便最大化升壓和寫入性能的附加電路；圖8示出了根據本專利技術的另一個實施例的可以添加到圖4中所示的SRAM寫入輔助電路以便限制在較高電源電壓處提供的升壓量的附加電路；以及圖9示出了使用圖8中所示的SRAM寫入輔助電路的位線放電的模擬。具體實施例方式參考圖1，其中是存儲器100的簡化框圖。如圖1所示，存儲器100包括存儲陣列105。存儲陣列105包括其中存儲位的存儲單元，例如存儲單110。為簡化圖示，圖1僅示出存儲單元110，但是存儲陣列105可具有在其每行和每列中排列的多個存儲單元。在一個實施例中，存儲單元110為靜態隨機存取存儲器(SRAM)。盡管該圖以及其它附圖之后的描述涉及SRAM，但是本領域的技術人員將理解，下面描述的實施例也適合用于其它存儲器件，例如動態RAM(DRAM)。典型的SRAM單元包括存儲單個數據位的一對平衡的交叉耦合反相器，一對傳輸門(一對平衡的場效應晶體管(FET))選擇性地將交叉耦合反相器的互補輸出端連接到對應的互補或差分位線對(即，真位線和補位線)。與傳輸門FET的柵極連接的字線將存儲單元110選擇到對應的互補位線對以執行包括讀寫操作的操作。可從可能包括任意數量的晶體管(例如，4T、6T、8T等)的單元設計形成所述SRAM單元。圖1未示出特定的SRAM單元設計，但是，該圖示出通過存儲陣列105的一個列連接到存儲單元110的位線115 (表示真位線和補位線)和通過存儲陣列105的一個行連接到存儲單元110的字線120。作為一個實例，N行X M列的SRAM陣列將被組織為N個字線X M列位線。在操作中，由位線115表示的位線對(S卩，真位線和補位線)處于待用狀態并一起被箝位到供電或參考電壓。針對讀寫操作從存儲陣列105訪問位線115需要驅動N個字線之一，即針對該字線上的所有存儲單元110使傳輸門導通。通過針對所選字線使傳輸門導通，交叉耦合單元反相器耦合到對應的位線對，從而部分地選擇該字線上的單元。選擇M列之一將選擇該字線上的單元，從而實際訪問特定單元的位線。該列中其它單元的剩余位線在訪問期間保持半選狀態。本領域的技術人員將理解，存儲單元110可以包括除了圖1所示的元件以外的其它元件。例如，存儲單元110可以包括用于促進讀取操作的讀出放大器和用于促進寫入操本文檔來自技高網...

【技術保護點】

【技術特征摘要】
【國外來華專利技術】...

【專利技術屬性】
技術研發人員：I·阿爾索夫斯基，H·皮洛，V·拉馬杜拉伊，
申請(專利權)人：國際商業機器公司，
類型：
國別省市：