本發明專利技術提供一種在用于寫入速度改善的多比特同時寫入中，實現減少存儲單元的位置的偏差的寫入的電阻變化型非易失性存儲裝置。該電阻變化型非易失性存儲裝置具有：多個位線、多個字線、多個存儲單元、第一寫入電路（例如，寫入電路（60-0））、第二寫入電路（例如，寫入電路（60-k-1））、第一選擇電路（例如，選擇電路（S0_0））、第二選擇電路（例如，選擇電路（S0_k-1））、以及第一字線驅動電路（字線驅動電路（40-1））；其中，構成第一選擇電路（例如，構成選擇電路（S0_0）的NMOS晶體管（TS0_0_0～TS0_0_m-1））導通電阻值比第二選擇電路（例如，構成選擇電路（S0_k-1）的NMOS晶體管（TS0_k-1_0～TS0_k-1_m-1））的導通電阻值大。
【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及具有使用了所謂電阻變化元件而構成的存儲單元的非易失性存儲裝置等。
技術介紹
近年來，具有使用所謂電阻變化元件而構成的存儲單元的非易失性存儲裝置(以下，稱為“電阻變化型非易失性存儲裝置”，或是僅稱為“非易失性存儲裝置”)的研究開發正在進行。所謂電阻變化元件，是指具有電阻值根據電信號而發生變化(在高電阻狀態與低電阻狀態之間轉移的)的性質、并能夠通過該電阻值的變化而能夠存儲信息的元件。作為用了電阻變化元件的存儲單元的結構存在ITlR結構和交叉點結構兩種。在ITlR結構中，由一個利用字線選擇存儲單元的選擇晶體管和一個電阻變化元件構成的存儲單元，連接到被交叉地配置的位線和源極線間而夠成。另一方面，在交叉點結構中，在以交差地配置的位線與字線的交點位置上，由位線與字線夾持而構成各存儲單元。近年來，正在進行這些的結構的電阻變化型非易失性存儲裝置的各種開發(例如，專利文獻I 3參考)。在專利文獻I中示出具有作為ITlR結構而使用的存儲單元的非易失性存儲裝置。其中，其目的是與所選擇的存儲單元的位置無關，抑制讀出時的存儲單元電流(即，流向存儲單元流的電流)的偏差，實現穩定地讀出，隔著存儲單元陣列將位線和源極線的驅動位置配置在相反側。并且，公開有以下內容:將兩布線以同層、同形狀以及同材質形成，并將雙方的薄層電阻設置為相同，從而存儲單元電流的系統路上的源極線和位線的電阻的總和與存儲單元的位置無關而成為固定值，從而實現穩定的讀出。 在專利文獻2中示 出具有交叉點結構的存儲單元的非易失性存儲裝置，其目的是排除對各存儲單元的字線以及位線的布線電阻(即、寄生電阻)所致電壓下降的影響，不依靠存儲單元的位置，而確保寫入以及讀出動作的效果。在那里，公開有以下內容:作為產生寫入以及讀出的偏壓的電源電路的結構，基于選擇存儲單元的地址，按照每個被激活(即，選擇)的字線驅動電路組或者位線驅動電路組的位置，設定用于判斷對存儲單元施加的電壓值或者存儲單元電流的基準電流值，以使對布線電阻所致的電壓下降進行補償，由此對來自成為訪問對象的存儲單元的驅動電路的遠端和近端的位置的差所致的電壓下降進行補償。在專利文獻3中，公開有如下技術:在具有多層交叉點結構的存儲單元的非易失性存儲裝置中，為了抑制對上層存儲單元的位線以及字線的連接用的通孔的電阻所致的電壓下降、并且將驅動電路劃區的增加抑制為最小限度，將對位線和字線的進行驅動的驅動電路的溝道寬度以越是最上層用越大的方式來進行設定。根據以上敘述的3個專利文獻I 3，通過存儲單元的配置位置可以抵消非易失性存儲裝置的特性以及動作依存(以下，也將該依存性稱為“存儲單元位置依存性”)，能夠抑制寫入時的存儲單元的特性偏差。另一方面，也提出有如下的方法:為了有效利用作為由電阻變化元件構成的存儲單元的特征的快速的電阻變化，實現比原有的閃存的更快速的寫入，通過對選擇的源極線或字線上的多個比特同時進行寫入(以下，將這樣的寫入也稱為“多比特同時寫入”)，可改善寫入的并行速度以及吞吐量。現有技術文獻專利文獻專利文獻1:日本專利特許第4712204號公報(圖2)專利文獻2:美國專利第7218570號說明書(Fig.1)專利文獻3:日本專利特開2011-142186號公報(圖19)
技術實現思路
專利技術將要解決的課題在改善寫入傳輸速度上，基于多比特同時寫入的并行速度提高是有效的方法之一。然而，在多比特同時寫入中，存在字線或源極線的布線電阻帶來的課題。例如，在多比特同時寫入中，對連接共同的字線的多個存儲單元同時進行寫入，但那些多個存儲單元的每一個被配置在與字線驅動電路的距離(即，布線電阻)不同的位置。因此，在使用了共同的字線的多比特同時寫入中，存在如下課題:在多個存儲單元的存儲單元電流的產生偏差，弓丨起了在存儲單元的電阻變化的不全等，使多比特同時寫入的可靠性惡化。為了解決該課題，在寫入時需要例如除去低電阻化時流動的存儲單元電流與存儲單元位置依存性。在這里，在前述 了的專利文獻I 3中，公開有涉及如下內容的技術:從確保動作效果的觀點出發，抑制在讀出時以及寫入時的特性偏差。然而，在所述專利文獻I的結構中，需要將寫入用的VL施加源和OV施加源配置在存儲單元反對側，設計上的制約較大。另外，在專利文獻I中，如由該例子敘述的對在一個字線上的電位的存儲單元位置依存性因為未加以考慮，所以因多比特同時寫入時的低電阻狀態的存儲單元電流偏差，難以采用多比特同時寫入作為寫入速度的改善的策略。另外，在所述專利文獻2中，根據訪問的存儲單元的位置，調整向存儲單元的施加電壓值或用于判斷存儲單元電流的基準電流值，但對于一個字線上的多個比特(多個存儲單元)同時進行低電阻化時，需要按照每個存儲單元的位置同時輸出最合適的施加電壓或者基準電流，因此，與此相伴，存在電路的增加以及設計的增加。另外，在所述專利文獻3中，為了改善寫入速度，因為需要將同時寫入的目標比特數的量進行多層化，所以與從一個字線上提供同時寫入的目標比特數的情況下相比，因為伴隨過程上的對應(變更)，所以向多比特同時寫入的應用非常困難。像這樣，即使是專利文獻I 3的某個手法中，因為應用多比特同時寫入困難，或者產生某些弊端。本專利技術解決在所述以往的技術存在的課題，其目的是提供如下的電阻變化型的非易失性存儲裝置等:在幾乎不存在方案的、設計的以及過程性的制約，在用于寫入速度的改善的多位同時寫入中，可實現減少存儲單元的位置所致的偏差的寫入。用于解決課題的手段為了解決所述以往的課題，本專利技術涉及的電阻變化型非易失性存儲裝置的一個形態，具有:多個位線；與所述多個位線交叉的多個字線；多個存儲單元，被配置在所述多個位線和所述多個字線的交點，至少包含電阻變化元件而構成，且在第一電阻狀態以及第二電阻狀態的至少兩個電阻狀態可逆地變化；第一寫入電路，在將所述多個存儲單元中與作為所述多個位線中的至少一個位線的第一位線連接的存儲單元的集合作為第一存儲單元陣列單位時，對所述第一位線施加寫入電壓；第二寫入電路，在將所述多個存儲單元中與作為所述多個位線中的所述第一位線不同的至少一個位線的第二位線連接的存儲單元的集合作為第二存儲單元陣列單位時，對所述第二位線施加寫入電壓；第一選擇電路，將所述第一寫入電路和所述第一位線中的至少一個設為連接或非連接；第二選擇電路，將所述第二寫入電路和所述第二位線中的至少一個設為連接或非連接；以及第一字線驅動電路，對所述多個字線選擇地驅動，在所述多個存儲單元中，包含以數據存儲為目的的存儲單元和不以數據存儲為目的的存儲單元，所述第一寫入電路以及第二寫入電路，分別對所述第一位線以及第二位線同時施加寫入電壓，在通過所述第一寫入電路以及第二寫入電路同時執行寫入的多個存儲單元的寫入單位中，在相同的字線上包含以所述數據存儲作為目的存儲單元和不以所述數據存儲作為目的存儲單元，相對于所述第一字線驅動電路，所述第一存儲單元陣列單位比所述第二存儲單元陣列單位較近地配置，在所述第一選擇電路連接所述第一寫入電路和所述第一位線時的作為所述第一選擇電路的電阻值的第一導通電阻值，比在所述第二選擇電路連接所述第二寫入電路和所述第二位線時的作為所述第二選擇電路的電阻值的第二導通電阻值大。另外，為了解決所述以往的課題，在本專利技術涉及的電阻變化型非易失性存儲本文檔來自技高網...
【技術保護點】
【技術特征摘要】
【國外來華專利技術】...
【專利技術屬性】
技術研發人員：川原昭文，東亮太郎，島川一彥，田邊浩平，
申請(專利權)人：松下電器產業株式會社，
類型：
國別省市：
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