基于李氏制約競爭計數編碼的16選1數據選擇電路制造技術

本發明專利技術公開一種基于李氏制約競爭計數編碼的16選1數據選擇器，包括8個非門、16個與門和5個或門，地址輸入信號為A0、A1、A2和A3，各分別對應于一個非門，數據輸入信號為D0,D1,D2……D15，輸出為Y，即為D0,D1,D2……D15中的一個；本發明專利技術所設計的基于李氏制約競爭計數編碼的16選1數據選擇電路以李氏制約競爭計數編碼為基礎，作為數據選擇輸出的Y有規律可循，并且此種數據選擇電路具有特征序列，能夠提高信號傳輸的可靠性，與此同時還降低了數據選擇的誤碼率。

【技術實現步驟摘要】

本專利技術屬于數字邏輯電路領域，特別是指一種基于李氏制約競爭計數編碼的16選I數據選擇電路。
技術介紹
在數字信號的傳輸過程中，有時需要從一組輸入數據中選出某一個來，這時就需要用到一種稱為數據選擇器的邏輯電路。數據選擇器(MUX)的邏輯功能是在地址選擇信號的控制下，從多路數據中選擇一路數據作為輸出信號。目前在數據選擇器的設計領域，制約競爭計數碼因其優勢得到廣泛的應用。目前常用的是格雷碼，其碼制與十進制數字的對應關系可參考表1:表I十進制數j格雷碼~ O0000 2 30010 40110 5Ο Τ 60101 70100 81100 9 Τ Tm Tl1110 121010

【技術保護點】
一種基于李氏制約競爭計數編碼的16選1數據選擇電路，用于將4位李氏制約競爭計數編碼作為4個地址輸入信號使用，并在4個地址輸入信號的控制下，從16路數據輸入信號中選擇1路數據輸入信號作為輸出信號；其特征在于：包括8個非門、16個五輸入與門和5個四輸入或門；所述4位李氏制約競爭計數編碼的碼位由第一位至第四位依次升高，所述16路數據輸入信號的碼位由第一位至第十六位依次升高；所述16路數據輸入信號從低位到高位依次連接第一至第十六五輸入與門的第一輸入端；所述16路數據輸入信號從低位到高位依次連接五輸入與門的第一輸入端；所述第一非門的輸入端用于輸入4個地址輸入信號的第一位，而輸出端分別連接第一、十至十六五輸入與門的第二輸入端；所述第一非門的輸出端還連接第五非門的輸入端，所述第五非門的輸出端分別連接第二至九五輸入與門的第二輸入端；所述第二非門的輸入端用于輸入4個地址輸入信號的第二位，而輸出端分別連接第一至三、七、八、十二至十四五輸入與門的第三輸入端；所述第二非門的輸出端還連接第六非門的輸入端，所述第六非門的輸出端分別連接第四至六、九至十一、十五、十六五輸入與門的第三輸入端；所述第三非門的輸入端用于輸入4個地址輸入信號的第三位，而輸出端分別連接第一至五、八、十四至十六五輸入與門的第四輸入端；所述第三非門的輸出端還連接第七非門的輸入端，所述第七非門的輸出端分別連接第六、七、九至十三五輸入與門的第四輸入端；所述第四非門的輸入端用于輸入4個地址輸入信號的第四位，而輸出端分別連接第一、二、五、十一、十二、十六五輸入與門的第五輸入端；所述第四非門的輸出端還連接第八非門的輸入端，所述第八非門的輸出端分別連接第三、四、六至十、十三至十五五輸入與門的第五輸入端；所述第一四輸入或門的輸入端分別連接第一至四非門的輸出端，第二四輸入或門的輸入端分別連接第五至八非門的輸出端，第三四輸入或門的輸入端分別連接第九至十二非門的輸出端，第四四輸入或門的輸入端分別連接第十三至十六非門的輸出端，而所述第一至四四輸入或門的輸出端分別連接第五四輸入或門的輸入端，第五四輸入或門的輸出端用以輸出被選擇的1路數據。...

【技術特征摘要】
1.一種基于李氏制約競爭計數編碼的16選I數據選擇電路，用于將4位李氏制約競爭計數編碼作為4個地址輸入信號使用，并在4個地址輸入信號的控制下，從16路數據輸入信號中選擇I路數據輸入信號作為輸出信號；其特征在于:包括8個非門、16個五輸入與門和5個四輸入或門； 所述4位李氏制約競爭計數編碼的碼位由第一位至第四位依次升高，所述16路數據輸入信號的碼位由第一位至第十六位依次升高； 所述16路數據輸入信號從低位到高位依次連接第一至第十六五輸入與門的第一輸入端; 所述16路數據輸入信號從低位到高位依次連接五輸入與門的第一輸入端； 所述第一非門的輸入端用于輸入4個地址輸入信號的第一位，而輸出端分別連接第一、十至十六五輸入與門的第二輸入端；所述第一非門的輸出端還連接第五非門的輸入端，所述第五非門的輸出端分別連接第二至九五輸入與門的第二輸入端； 所述第二非門的輸入端用于輸入4個地址輸入信號的第二位，而輸出端分別連接第一至三、七、八、十二至十四五輸入與門的第三輸入端；所述第二非門的輸出端還連接第六非門...

【專利技術屬性】
技術研發人員：王剛，張青，趙霞，董乾，劉勇，孫小羊，陳德斌，李冰，王浩，
申請(專利權)人：東南大學，
類型：發明
國別省市：