本發明專利技術提供了一種DRAM存儲器省電方法，包括以下步驟：T0時刻DRAM接收激活指令；T1時刻關斷多出的行地址接收器及對應解碼電路；TA時刻接收讀或寫操作指令，進行讀或寫操作；TB時刻接收預充指令，執行預充指令；TB+1時刻再次打開所有行地址接收器及對應解碼電路，為下一次有效操作做準備；利用行地址位數大于列地址位數的特性，在激活所有行地址后使得多出來的行地址接收器及對應解碼電路工作在關斷狀態，從而達到節省電流，降低功耗的目的。
【技術實現步驟摘要】
本專利技術涉及計算機內存設計與應用領域，具體涉及一種DARM存儲器省電方法。
技術介紹
計算機以及各種電子設備廣泛的應用于現代生活的各個方面，對內存產品如DRAM存儲器等的需求越來越大。隨著人們對功耗的要求越來越苛刻相應的對于DRAM的功耗要求也越來越高。DRAM的功耗已經成為評價一款DRAM產品設計成功與否的關鍵因素。現有技術中DRAM存儲器的行地址位數一般都多余列地址的位數，特別是隨著DRAM的存儲尺寸越來越大，行地址比列地址多出來的位數會越來越多，例如4⑶DR3，行地址為16位，列地址僅為11位。
技術實現思路
本專利技術目的在于提供一種可以有效降低DRAM存儲器功耗的DARM存儲器省電方法。為實現上述目的，本專利技術采用以下技術方案:一種DARM存儲器省電方法，包括以下步驟:(I)TO時刻DRAM接收激活指令；(2) Tl時刻關斷多出的行地址<M:N+1>接收器及對應解碼電路；(3) TA時刻接收讀或寫操作指令，進行讀或寫操作；(4) TB時刻接收預充指令，執行預充指令；(5) TB+1時刻再次打開所有行地址<M:0>接收器及對應解碼電路，為下一次有效操作做準備；其中，M為行地址位數，N為列地址位數，且M>N ;TA為讀或寫操作指令接收時亥IJ，TB為預充指令接收時刻，TC為DRAM在TO時刻接收到的激活指令執行完畢的時刻，且B>A>C>1。DRAM存儲器的操作主要是激活/預充操作和讀或寫操作，在讀或寫操作之前必須要先執行激活操作，讀或寫操作完成后必須要執行預充操作。本專利技術在TO時刻DRAM接收激活指令；T1時刻關斷多出的行地址<M:N+1>接收器及對應解碼電路；然后進行讀或寫操作；待接收到預充指令后，執行預充指令，再次打開所有行地址<M:0>接收器及對應解碼電路；利用行地址位數大于列地址位數的特性，在接收激活指令后，將多出來的行地址接收器及對應解碼電路工作在關斷狀態，從而達到節省電流，降低功耗的目的。附圖說明圖1本專利技術DRAM存儲器省電方法示意圖；圖2本專利技術實施例DRAM存儲器省電方法示意具體實施例方式下面結合附圖對本專利技術進行詳細描述:本專利技術的DRAM存儲器省電方法，包括以下步驟:(I)TO時刻DRAM接收激活指令；(2) Tl時刻關斷多出的行地址<M:N+1>接收器及對應解碼電路；(3) TA時刻接收讀或寫操作指令，進行讀或寫操作；(4) TB時刻接收預充指令，執行預充指令；(5) TB+1時刻再次打開所有行地址<M:0>接收器及對應解碼電路，為下一次有效操作做準備；其中，M為行地址位數，N為列地址位數，且M>N ;TA為讀或寫操作指令接收時亥IJ，TB為預充指令接收時刻，TC為DRAM在TO時刻接收到的激活指令執行完畢的時刻，且B>A>C>1。如圖1所示，DRAM存儲器在TO時刻接收激活指令，在Tl時刻關斷多出的行地址<M:N+1>接收器及對應解碼電路，到讀或寫操作完后，執行預充操作，再次打開所有的行地址<M:0>接收器及對應解碼電路，在DRAM接收激活指令和執行預充操作之間，將多余的行地址<M:N+1>接收器，地址總線和對應解碼電路關斷，降低存儲器功耗，達到省電的目的。如圖2所示，為4⑶DR3存儲器的省電設計示意圖，行地址為16位，列地址僅為11位，省電方法包括以下步驟:(I) DRAM接收激活指令；此時所有行地址〈16:0>接收器是打開的；(2) Tl時刻關斷多出的行地址〈16:12>接收器及對應解碼電路；(3) TA時刻接收讀或寫操作指令，進行讀或寫操作；(4) TB時刻接收預充指令，執行預充指令；(5)TB+1時刻再次打開所有行地址〈11: 0>和行地址〈16:12>接收器及對應解碼電路，為下一次有效操作做準備。其中TA為讀或寫操作指令接收時刻，TB為預充指令接收時刻，TC為DRAM在TO時刻接收到的激活指令執行完畢的時刻，且B>A>C>1。TO時刻DRAM存儲器接收激活指令；T1時刻關斷多出的行地址〈16:12>接收器及對應解碼電路，在完成讀或寫操作，此次激活指令執行完畢后再次打開所有行地址〈11:0〉和行地址〈16:12>接收器及對應解碼電路，減小功耗，達到省電目的。權利要求1.一種DARM存儲器省電方法，其特征在于包括以下步驟: (1)TO時刻DRAM接收激活指令； (2)Tl時刻關斷多出的行地址<M:N+1>接收器及對應解碼電路； (3)TA時刻接收讀或寫操作指令，進行讀或寫操作； (4)TB時刻接收預充指令，執行預充指令； (5)TB+1時刻再次打開所有行地址<M:0>接收器及對應解碼電路，為下一次有效操作做準備； 其中，M為行地址位數，N為列地址位數,且M>N ；TA為讀或寫操作指令接收時刻，TB為預充指令接收時刻，TC為DRAM在TO時刻接收到的激活指令執行完畢的時刻，且B>A>C>1。全文摘要本專利技術提供了一種DRAM存儲器省電方法，包括以下步驟T0時刻DRAM接收激活指令；T1時刻關斷多出的行地址<M:N+1>接收器及對應解碼電路；TA時刻接收讀或寫操作指令，進行讀或寫操作；TB時刻接收預充指令，執行預充指令；TB+1時刻再次打開所有行地址<M:0>接收器及對應解碼電路，為下一次有效操作做準備；利用行地址位數大于列地址位數的特性，在激活所有行地址后使得多出來的行地址接收器及對應解碼電路工作在關斷狀態，從而達到節省電流，降低功耗的目的。文檔編號G06F1/32GK103197753SQ20131009750公開日2013年7月10日 申請日期2013年3月25日 優先權日2013年3月25日專利技術者亞歷山大, 王嵩, 談杰 申請人:西安華芯半導體有限公司本文檔來自技高網...
【技術保護點】
一種DARM存儲器省電方法，其特征在于包括以下步驟：（1）T0時刻DRAM接收激活指令；（2）T1時刻關斷多出的行地址接收器及對應解碼電路；（3）TA時刻接收讀或寫操作指令，進行讀或寫操作；（4）TB時刻接收預充指令，執行預充指令；（5）TB+1時刻再次打開所有行地址接收器及對應解碼電路，為下一次有效操作做準備；其中，M為行地址位數，N為列地址位數，且M>N；TA為讀或寫操作指令接收時刻，TB為預充指令接收時刻，TC為DRAM在T0時刻接收到的激活指令執行完畢的時刻，且B>A>C>1。
【技術特征摘要】
【專利技術屬性】
技術研發人員：亞歷山大，王嵩，談杰，
申請(專利權)人：西安華芯半導體有限公司，
類型：發明
國別省市：
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