用于SVC控制系統的新型軟件鎖相環的實現方法技術方案

本發明專利技術公開了一種用于SVC控制系統的新型軟件鎖相環的實現方法，采用基于瞬時無功理論的鎖相原理，在DSP單元編碼實現軟件鎖相模塊，以FPGA計數器替代復雜的積分環節，產生鎖相角θ，軟件鎖相模塊配合鎖相計數器，實現鎖相功能。在電壓不平衡、電壓跌落、頻率突變等條件下，仍可快速、可靠的實現鎖相。軟件鎖相環模塊根據系統采樣和計算延遲、三相電壓不平衡的情況，計算出各相校正角度，SVC控制系統在各相校正角度的基礎上進行觸發控制，減小晶閘管的觸發誤差，提高系統的控制精度。該控制方式易于工程實現，能夠方便地與SVC控制系統中的其他模塊進行連接，修改參數簡單方便，具有很好的通用性和可擴展性。

【技術實現步驟摘要】

本專利技術涉及一種用于SVC控制系統的新型軟件鎖相環的實現方法，屬于電力電子

技術介紹
隨著國民經濟的發展和現代化技術的進步，電力網負荷急劇增大，對電網感性無功要求也與日俱增，特別是如可逆式大型軋鋼機、煉鋼電弧爐等沖擊負荷、非線性負荷容量的不斷增加，加上普遍應用的電力電子技術，使得電力網發生電壓波形畸變，電壓波動閃變和三相不平衡等，產生電能質量降低，電網功率因數降低，網絡損耗增加等不良影響。靜止型無功補償設備(SVC)—般由晶閘管控制電抗器TCR(thyristor control reactor)和濾波電容器FC(filter capacitor)組成,可實現較快、連續的動態無功功率調節,具有反應時間快，運行可靠，能平衡有功，適用范圍廣和價格便宜等優點。鎖相環(phase locked loop, PLL)在SVC控制系統中的主要作用是為SVC控制系統提供快速、穩定、高精度的同步信號。鎖相環的性能，關系到整個SVC控制系統的同步以及晶閘管器件觸發控制的精準度，是控制系統的重要環節。在鎖相環方式上，傳統的鎖相方式有依靠硬件的模擬鎖相環、以及依靠軟件計算的α β坐標開環鎖相環、傅里葉分解鎖相環，這些鎖相方式均存在鎖相速度慢或對畸變電壓敏感等缺點，在電壓不平衡條件下為了抑制負序電壓的影響，dq鎖相環一般以IOOHz分量衰減系數為PI控制器設計指標，因此也存在著響應速度慢的缺點。
技術實現思路
針對傳統鎖相環存在的缺陷，本專利技術的目標是提供一種用于SVC控制系統的新型軟件鎖相環的實現方法，充分利用控制裝置資源，在DSP單元編碼實現軟件鎖相模塊，在FPGA實現鎖相計數器，軟件鎖相模塊配合鎖相計數器，實現鎖相功能。為達到以上目的，本專利技術技術方案如下:用于SVC控制系統的新型軟件鎖相環的實現方法，包括以下步驟I)在DSP單元編碼實現軟件鎖相模塊，具體為，1-DDSP將三相系統電壓信號進行Clarke變換，由abc坐標系轉化到α β坐標系;1-2)進行Park變換,轉化到dq坐標系，得到dq坐標系中d軸、q軸的正序分量1C、和負序分量 、iiC1 ' 1-3)將q軸的正序分量Ms+作為控制量，輸入PI控制器，將PI控制器輸出值初始電網頻率f ^之和，作為鎖相的頻率輸出；1-4)將鎖相頻率換算為FPGA鎖相計數器的計數周期最大值MaxValue，傳遞給FPGA鎖相計數器；2)在FPGA實現鎖相計數器，具體為以FPGA計數器替代復雜的積分環節，FPGA鎖相計數器按照計數周期最大值MaxValue進行循環計數，當達到最大值時，計數器清零，重新開始計數；3)軟件鎖相模塊和鎖相計數器相配合，采用基于瞬時無功理論的鎖相原理，以FPGA計數器替代復雜的積分環節，產生鎖相角Θ，實現鎖相功能，包括3-1)軟件鎖相模塊在每個執行周期內讀取當前FPGA鎖相計數器的計數值，換算為當前鎖相角Θ，用于鎖相調節；同時軟件鎖相模塊將當前FPGA鎖相計數器的計數值提供給SVC系統，作為觸發控制的時間參考；3_2)SVC控制系統根據控制算法計算出晶閘管觸發角度，將其轉換為觸發時刻計數值K，當FPGA鎖相計數器計數值達到觸發時刻計數值時，SVC控制系統發觸發脈沖，使得對應的晶閘管導通。前述步驟I)中進行Park變換前，采用延時相序分解法進行相序分解，濾除負序分量。前述軟件鎖相環模塊根據系統采樣和計算延遲、三相電壓不平衡的情況，計算出各相校正角度，SVC控制系統在各相校正角度的基礎上進行觸發控制。采用上述技術手段，本專利技術的優點是:(I)軟件鎖相模塊完成系統同步電壓的鎖相調節控制，鎖相計數器代替復雜的積分環節，產生鎖相角Θ，該控制方式易于工程實現，在電壓不平衡、電壓畸變、頻率突變等條件下，仍可快速、可靠的實現鎖相。(2)軟件鎖相環模塊根據系統采樣和計算延遲、三相電壓不平衡的情況，計算出各相校正角度，SVC控制系統在各相校正角度的基礎上進行觸發控制，減小晶閘管的觸發誤差，提高系統的控制精度。(3)該新型軟件鎖相環能夠方便地與SVC控制系統中的其他模塊進行連接，修改參數簡單方便，具有很好的通用性和可擴展性。附圖說明圖1是本專利技術SVC控制系統硬件平臺結構示意圖；圖2是本專利技術的新型軟件鎖相環的原理圖；圖3是電壓跌落時鎖相環仿真圖；圖4是頻率突變時鎖相環仿真圖；圖5是鎖相環實驗波形圖。具體實施例方式下面結合附圖和具體實施方式對本專利技術做詳細說明。目前，絕大部分控制設備廠家的控制裝置結構都是以DSP作為邏輯運算單元，并采用FPGA實現信號采集、通信處理等功能。如圖1所示，本專利技術的SVC控制系統硬件平臺選用目前業界可靠性、功能和處理能力最有優勢的嵌入式CPU、DSP和大容量的FPGA進行設計，同時采用符合工業標準的高速以太網和IEC標準的數據采集的光纖通道作為數據傳輸鏈路，內部采用高可靠、高實時、高效率的數據交換接口。鎖相環在SVC控制系統中的主要作用是為SVC控制系統提供快速、穩定、高精度的同步信號。本專利技術所實現的軟件鎖相環是基于FPGA和DSP共同完成的。鎖相環控制原理如圖2。在DSP單元的軟件鎖相模塊，首先將電壓信號進行Clarke變換，由abc坐標系轉化到α β坐標系。為方便計算，進行標么化處理，由于TCR—般采用三角形接線方式，所以選取Uae做為同步電壓。本文檔來自技高網...

【技術保護點】
用于SVC控制系統的新型軟件鎖相環的實現方法，其特征在于：包括以下步驟1）在DSP單元編碼實現軟件鎖相模塊，具體為，1?1）DSP將三相系統電壓信號進行Clarke變換，由abc坐標系轉化到αβ坐標系；1?2）進行Park變換，轉化到dq坐標系，得到dq坐標系中d軸、q軸的正序分量、和負序分量、；1?3）將q軸的正序分量作為控制量，輸入PI控制器，將PI控制器輸出值Δf和初始電網頻率f初之和，作為鎖相的頻率輸出；1?4）將鎖相頻率換算為FPGA鎖相計數器的計數周期最大值MaxValue，傳遞給FPGA鎖相計數器；2）在FPGA實現鎖相計數器，具體為FPGA鎖相計數器按照計數周期最大值MaxValue進行循環計數，當達到最大值時，計數器清零，重新開始計數；3）軟件鎖相模塊和鎖相計數器相配合，采用基于瞬時無功理論的鎖相原理，以FPGA計數器替代復雜的積分環節，產生鎖相角θ，實現鎖相功能，包括3?1）軟件鎖相模塊在每個執行周期內讀取當前FPGA鎖相計數器的計數值，換算為當前鎖相角θ，用于鎖相調節；同時軟件鎖相模塊將當前FPGA鎖相計數器的計數值提供給SVC系統，作為觸發控制的時間參考；3?2）SVC控制系統根據控制算法計算出晶閘管觸發角度，將其轉換為觸發時刻計數值K，當FPGA鎖相計數器計數值達到觸發時刻計數值時，SVC控制系統發觸發脈沖，使得對應的晶閘管導通。FDA00002818616800011.jpg,FDA00002818616800012.jpg,FDA00002818616800013.jpg,FDA00002818616800014.jpg,FDA00002818616800015.jpg...

【技術特征摘要】
1.關于SVC控制系統的新型軟件鎖相環的實現方法，其特征在于:包括以下步驟 1)在DSP單元編碼實現軟件鎖相模塊，具體為， 1-1) DSP將三相系統電壓信號進行Clarke變換，由abc坐標系轉化到α β坐標系: 1-2)進行Park變換,轉化到dq坐標系,得到dq坐標系中d軸、q軸的正序分量< 11和負序分量K、 1-3)將q軸的正序分量作為控制量，輸入PI控制器，將PI控制器輸出值Af和初始電網頻率f ^之和，作為鎖相的頻率輸出； 1-4)將鎖相頻率換算為FPGA鎖相計數器的計數周期最大值MaxValue，傳遞給FPGA鎖相計數器； 2)在FPGA實現鎖相計數器，具體為FPGA鎖相計數器按照計數周期最大值MaxValue進行循環計數，當達到最大值時，計數器清零，重新開始計數； 3)軟件鎖相模塊和鎖相計數器相配合，采用基于瞬時無功理論的鎖相原理，以FPGA計數器替代復雜的...

【專利技術屬性】
技術研發人員：王小紅，朱振飛，劉育鑫，方存洋，
申請(專利權)人：國電南瑞科技股份有限公司，
類型：發明
國別省市：