一種用于DRAM存儲器的列選擇和數(shù)據(jù)總線預(yù)充電信號互鎖方案。該信號互鎖系統(tǒng)包括和DRAM存儲器的每個體相關(guān)聯(lián)的列讀出使能電路，用于產(chǎn)生用來將數(shù)據(jù)耦合到共同讀出數(shù)據(jù)總線的列選擇信號，并且產(chǎn)生用于停用讀出數(shù)據(jù)總線預(yù)充電裝置的讀出數(shù)據(jù)總線預(yù)充電停用信號。每個列讀出使能電路包括具有可調(diào)元件的脈沖發(fā)生器電路，用于在讀出操作中產(chǎn)生至少一個列選擇信號脈沖和讀出數(shù)據(jù)總線預(yù)充電停用脈沖。脈沖發(fā)生器電路確保列選擇脈沖總是內(nèi)嵌在讀出數(shù)據(jù)總線預(yù)充電停用脈沖中。從而，在有效的列選擇裝置和有效的讀出數(shù)據(jù)總線預(yù)充電裝置之間不存在交迭。
【技術(shù)實現(xiàn)步驟摘要】
本專利技術(shù)總的涉及半導(dǎo)體存儲器。更具體地，本專利技術(shù)涉及列選擇和預(yù)充電信號時序控制。
技術(shù)介紹
由于DRAM存儲器相對于其它可用存儲器而言具有高密度和高性能，使得它們可以廣泛用于計算機(jī)系統(tǒng)中。DRAM存儲器可以用在諸如硬盤驅(qū)動緩存器這樣的能夠快速存取大量數(shù)據(jù)存儲的其他應(yīng)用中。雖然SRAM的性能是相當(dāng)?shù)模牵琒RAM存儲器單元相對大，導(dǎo)致芯片的每單元面積具有低的存儲密度。另一方面，閃速存儲器具有優(yōu)于DRAM的存儲密度，然而讀和寫(編程)的性能相對差。從而，DRAM在存儲密度和性能之間提供最佳的平衡。本領(lǐng)域內(nèi)的普通技術(shù)人員應(yīng)該對DRAM體系結(jié)構(gòu)非常熟悉。DRAM存儲器陣列包括典型地以折疊(folded)位線結(jié)構(gòu)排列的字線行和位線列，存儲器單元位于字線和位線的交叉點處。位線感應(yīng)放大器經(jīng)由位線檢測保存在存儲器單元存儲電容器上的電荷，并且列選擇裝置將所讀取的數(shù)據(jù)傳送到數(shù)據(jù)總線。在計算機(jī)系統(tǒng)中使用的DRAM是連接到印刷電路板(PCB)的商品裝置，但DRAM也可以作為宏嵌入在系統(tǒng)中，諸如微控制器或者專用集成電路(ASIC)。在這兩種實現(xiàn)方案中，DRAM內(nèi)核仍是一樣的，并且啟用其操作所需的外圍電路也是相同的。圖1是示出典型的DRAM宏或者嵌入式DRAM的例子的框圖。DRAM宏10包括四個存儲塊12、本地塊輸入/輸出(I/O)電路14和宏I/O和控制電路16。每個存儲塊12分為四個體18，并且每個體進(jìn)一步分為四分體20。在每個塊12中有多個塊12的四個體18共享的本地讀出數(shù)據(jù)總線(DB)對(DB/DB*) 22。圖1中僅示出一個本地讀出DB對22。在當(dāng)前所示例子中，用讀出操作從四個塊12中的一個提供數(shù)據(jù)。在所選擇的塊12中，從四個體18的其中一個將該數(shù)據(jù)確立到本地讀出DB對22。本地讀出DB對22上的數(shù)據(jù)提供到本地塊I/O電路14，并且最終通過宏I/O和控制電路16傳遞到系統(tǒng)。寫操作以相反方向進(jìn)行，但通過圖1中未示出的本地寫DB對。圖2是圖1中所示的一個存儲器塊12的詳細(xì)框圖。從現(xiàn)在開始，以“ [η] ”結(jié)尾的信號名稱標(biāo)示該信號所關(guān)聯(lián)的體，其中η是任一整數(shù)。Bank到Bank[3]的每個體包括位線感應(yīng)放大器/列選擇裝置(BLSA和Y-sel裝置)30的兩個陣列(或者塊)和用于存儲器單元陣列34的WL驅(qū)動32的陣列(或者塊)。存儲器陣列中的位線可以折疊并且交錯分布。每個塊18最少具有兩個Y驅(qū)動電路36，其中每個Y驅(qū)動電路36可以提供任一預(yù)定數(shù)量的Y選擇信號(Y-sel)，該數(shù)量依賴于DRAM的體系結(jié)構(gòu)。本領(lǐng)域內(nèi)的普通技術(shù)人員應(yīng)該可以理解，每個體可以包含圖2中未示出的其他電路。位于圖2下部的是本地塊I/O電路14，包括讀出DB預(yù)充電電路。讀出DB對22耦合到所有四個塊18的BLSA和Y_sel裝置30，并且耦合到本地塊I/o電路14。每個Y驅(qū)動電路36接收全局使能信號Y_selr_gen和諸如用于Bank [O]的AYi [O]的不同的譯碼列地址信號。Bank [O]的另一個Y驅(qū)動電路36來接收AYj [O]。AYi [O] /AYj [O]可以包括列地址信息和體地址信息。本領(lǐng)域內(nèi)的普通技術(shù)人員可以理解，許多列地址信號可以用于激活電路塊30中的多個列選擇裝置中的一個或者多個。Y-Selr_gen是全局通用使能信號，其是從讀出命令譯碼的命令。更具體地，該信號可以是相對于全局位線感應(yīng)時序信號而選擇其上升沿時刻的脈沖。圖3示出如何應(yīng)用該信號。本地塊I/O電路14包括由信號Rdb_pre控制的讀出數(shù)據(jù)總線預(yù)充電和均衡裝置。注意到可以使用任一預(yù)充電方案，但是對于以下例子，將讀出DB對22預(yù)充電到VDD。圖3是示出一個Y驅(qū)動電路36的電路圖。更具體地，圖3示出接收列地址信號AYi [O]的Y驅(qū)動電路36。這是由NAND (與非)門40和三個串聯(lián)的反相器42、44和46組成的簡單電路。NAND門40接收至少一個列尋址信號AYi [O]和全局使能信號Yselr_gen。所得信號Y-sel驅(qū)動一個或者多個列選擇裝置的門。由于AYi包括體地址和列地址信息，則僅激活所選擇體中的列選擇裝置。本領(lǐng)域內(nèi)普通技術(shù)人員都熟悉通過適合的列譯碼邏輯來產(chǎn)生AYi [O]。僅當(dāng)Yselr_gen處于有效電平(即，對于本例而言處于邏輯I或者高邏輯狀態(tài))時才啟用該驅(qū)動電路36。Y驅(qū)動電路36可以包括許多類似電路，每一個接收Yselr_gen和不同的列尋址信號。圖4是示出讀出DB對預(yù)充電電路與BLSA和Y_sel裝置30的一種可能結(jié)構(gòu)的電路圖。如前所述，讀出DB對預(yù)充電電路典型地在本地塊I/O電路14中實現(xiàn)。BLSA和Y_sel裝置30電路示出通過公知的交叉耦和位線感應(yīng)放大器50讀取和放大并且隨后經(jīng)由讀出選擇電路傳送到互補(bǔ)數(shù)據(jù)總線DB和DB*的互補(bǔ)位線BLO和BL0*。所示位線感應(yīng)放大器50在本領(lǐng)域內(nèi)是公知的，并且由信號sp*和sn通過使能晶體管52和54來激活。讀出選擇電路包括用于位線對BLO和BL0*的η溝道串聯(lián)下拉晶體管(也稱之為列選擇裝置)56、58、60和62。僅出于示例目的，示出具有用于位線對BLn和BLn*的η溝道串聯(lián)下拉晶體管57、59、61和63的另一個讀出選擇電路。晶體管56和58串聯(lián)在DB*和電源電壓VSS之間，而晶體管60和62串聯(lián)在DB和VSS之間。晶體管56和60的柵極端接收列選擇信號Y_sel0，而晶體管58和62的柵極端分別連接到BLO和BL0*。該電路在本領(lǐng)域內(nèi)是公知的，并且已經(jīng)發(fā)現(xiàn)是用于將讀出數(shù)據(jù)置于VDD預(yù)充電數(shù)據(jù)總線線路上的快速電路。包括一對P溝道晶體管66和68的數(shù)據(jù)總線預(yù)充電電路64響應(yīng)于預(yù)充電控制信號Rdb_pre將VDD連接到DB和DB*，預(yù)充電控制信號Rdb_pre由反相器進(jìn)行反相。優(yōu)選地，圖2-4中所示的DRAM可以在高速下操作，意味著例如可以快速執(zhí)行從任一體的連續(xù)讀出操作。在圖2-4的DRAM中，可以進(jìn)行交錯的體操作，允許在一個時鐘周期內(nèi)一個體18將數(shù)據(jù)置于讀出數(shù)據(jù)總線對22上，并且，在下一時鐘周期內(nèi)另一個體18將數(shù)據(jù)置于同一讀出數(shù)據(jù)總線對22。在下一個體可以將數(shù)據(jù)置于其上之前，讀出數(shù)據(jù)總線對22必須被預(yù)充電。預(yù)充電脈沖必須在第一體中的Y-sel脈沖結(jié)束之后開始，并且在下一個體的Y-sel脈沖開始之前釋放。如果時序不正確并且發(fā)生交迭，即，如果在任一其它體中的Y-sel有效的同時激活預(yù)充電脈沖，則讀出數(shù)據(jù)總線對22上的數(shù)據(jù)可能會丟失，并且可能出現(xiàn)Vdd和Vss之間的直接電流路徑。當(dāng)DRAM設(shè)計在低頻操作時，可以在信號沿之間提供大的時序裕度，以防止任何交迭。然而，如果要求高的時鐘速度(即，1GHz)，則沒有充足時間來提供大的時序裕度，因此列選擇和數(shù)據(jù)總線預(yù)充電信號的相對時序必須精確。以下參考圖2-4中所示電路和圖5的時序圖來討論現(xiàn)有技術(shù)DRAM的不精確時序。該時序圖不出時鐘信號CLK、使能信號Yselr_gen、預(yù)充電控制信號Rdb_pre、列選擇信號Y-sel [3]和Y-sel [O]以及本地讀出數(shù)據(jù)總線對DB/DB*的信號軌跡。列選擇信號Y_sel [3]是產(chǎn)生用于Bank[3]的，而列選擇信號Y_sel [O]是產(chǎn)生用于Bank的。該時序圖示以交錯操作首先從Bank[3]讀出數(shù)據(jù)、隨后從Bank讀本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點】
一種用于控制存儲器的一個體的讀出訪問的時序互鎖電路，包括用于接收并且延遲讀出訪問信號的激活延遲電路，所述激活延遲電路提供延遲第一時間的讀出訪問信號；預(yù)充電停用脈沖發(fā)生器電路，用于響應(yīng)于所述延遲第一時間的讀出訪問信號來產(chǎn)生具有第一持續(xù)時間的數(shù)據(jù)總線預(yù)充電停用脈沖，所述預(yù)充電停用脈沖發(fā)生器電路響應(yīng)于所述延遲第一時間的讀出訪問信號來提供延遲第二時間的讀出訪問信號；以及讀出列選擇脈沖發(fā)生器電路，用于響應(yīng)于所述延遲第二時間的讀出訪問信號來產(chǎn)生具有第二持續(xù)時間的列選擇使能脈沖，所述第二持續(xù)時間小于所述第一持續(xù)時間，所述列選擇使能脈沖內(nèi)嵌于所述數(shù)據(jù)總線預(yù)充電停用脈沖中。
【技術(shù)特征摘要】
1.一種用于控制存儲器的一個體的讀出訪問的時序互鎖電路，包括 用于接收并且延遲讀出訪問信號的激活延遲電路，所述激活延遲電路提供延遲第一時間的讀出訪問信號； 預(yù)充電停用脈沖發(fā)生器電路，用于響應(yīng)于所述延遲第一時間的讀出訪問信號來產(chǎn)生具有第一持續(xù)時間的數(shù)據(jù)總線預(yù)充電停用脈沖，所述預(yù)充電停用脈沖發(fā)生器電路響應(yīng)于所述延遲第一時間的讀出訪問信號來提供延遲第二時間的讀出訪問信號；以及 讀出列選擇脈沖發(fā)生器電路，用于響應(yīng)于所述延遲第二時間的讀出訪問信號來產(chǎn)生具有第二持續(xù)時間的列選擇使能脈沖，所述第二持續(xù)時間小于所述第一持續(xù)時間，所述列選擇使能脈沖內(nèi)嵌于所述數(shù)據(jù)總線預(yù)充電停用脈沖中。2.權(quán)利要求1的時序互鎖電路，其中，所述激活延遲電路包括用于接收和延遲讀出訪問信號的第一可編程延遲電路，所述第一可編程延遲電路提供所述延遲第一時間的讀出訪問信號。3.權(quán)利要求1的時序互鎖電路，其中，所述預(yù)充電停用脈沖發(fā)生器電路包括: 第一邏輯門，其具有用于接收所述延遲第一時間的讀出訪問信號的第一輸入端和連接到反相元件的串行鏈的第二輸入端，所述反相元件的串行鏈接收所述延遲第一時間的讀出訪問信號。4.權(quán)利要求3的 時序互鎖電路，其中，所述反相元件的串行鏈中的一個反相元件包括可編程延遲電路。5.權(quán)利要求4的時序互鎖電路，其中，所述反相元件的串行鏈中的另一個反相元件包括第二邏輯門，其具有耦合到所述可編程延遲電路的第一輸入端和連接到同步控制信號的第二輸入端。6.權(quán)利要求1的時序互鎖電路，其中，所述讀出列選擇脈沖發(fā)生器包括: 第一邏輯門，其具有...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：V·L·萊恩斯，
申請(專利權(quán))人：莫塞德技術(shù)公司，
類型：發(fā)明
國別省市：
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