基于FPGA的雙千兆網(wǎng)口傳輸高清視頻及多媒體信號的發(fā)送裝置制造方法及圖紙

基于FPGA的雙千兆網(wǎng)口傳輸高清視頻及多媒體信號的發(fā)送裝置，包括視頻采集裝置、視頻存儲與發(fā)送裝置、第一發(fā)送控制器、第一MAC模塊、UART模塊、MCU模塊、MCU網(wǎng)絡(luò)數(shù)據(jù)發(fā)送裝置、包頭控制器、音頻采集裝置、音頻存儲與發(fā)送裝置、第二發(fā)送控制器、第二MAC模塊。本實用新型專利技術(shù)采用RGB轉(zhuǎn)YUV444、YUV422及YUV420的三種不同數(shù)據(jù)處理方式，使得在使用YUV420壓縮時可支持的最高視頻可達1080P@60HZ，并可兼通其他不同幀率不同分辨率的視頻類型，同時提供了對音頻信號及其他多媒體信號的支持。（*該技術(shù)在2022年保護過期，可自由使用*）

【技術(shù)實現(xiàn)步驟摘要】

基于FPGA的雙千兆網(wǎng)口傳輸高清視頻及多媒體信號的發(fā)送裝置
本技術(shù)涉及LED顯示屏
，具體涉及一種基于FPGA的雙千兆網(wǎng)口傳輸高清視頻及多媒體信號的發(fā)送裝置。
技術(shù)介紹
隨著全彩LED顯示屏的應(yīng)用越來越廣泛，人們對LED顯示屏控制系統(tǒng)的要求越來越高，這也促使著LED顯示屏控制系統(tǒng)的不斷升級和改造，主要體現(xiàn)在提高性能和節(jié)約成本上。LED顯示屏控制系統(tǒng)的組成一般有如下幾個部分視頻發(fā)送裝置、視頻接收分配裝置、LED面板。顯然，作為前端的視頻發(fā)送裝置在整個環(huán)節(jié)中起著舉足輕重的作用。LED顯示屏控制系統(tǒng)的視頻發(fā)送裝置一般由DVI裝置、FPGA控制器、外存儲體裝置和網(wǎng)絡(luò)輸出裝置構(gòu)成，F(xiàn)PGA控制器將輸入的圖像數(shù)據(jù)交替寫入外存儲體，同時也從外存儲體中交替讀出圖像數(shù)據(jù)，再通過網(wǎng)絡(luò)格式依次將數(shù)據(jù)輸出，原理框圖如圖I所示。通常，控制LED顯示屏的計算機的分辨率設(shè)置為1024*768@60Ηζ或者1280*1024@60Ηζ。對于1280*1024@60Ηζ的實時視頻源，總的數(shù)據(jù)量為 1280*1024*60*24=1887436800bit ;其中一幀的數(shù)據(jù)量為1280*1024*24=31457280bit。考慮到分辨率為1280*1024@60Ηζ時的像素時鐘為108MHz，并且整個實現(xiàn)過程需要2倍的存儲空間進行乒乓操作，故通常采用兩片32位寬的SDRAM作為外接存儲體。帶有外接存儲體的發(fā)送卡具有緩存一幀數(shù)據(jù)的能力，并將輸出與輸入隔離開，有利于從全屏的數(shù)據(jù)中按照不同需求截取所需數(shù)據(jù)進行處理。但同時，滯后一幀數(shù)據(jù)也是實時傳輸中的一個缺點，尤其是在需要嚴(yán)格實時傳輸?shù)膱龊?。另外，增加兩片SDRAM也給設(shè)計增加了成本。在現(xiàn)有LED顯示屏發(fā)送卡的基礎(chǔ)上，還設(shè)計了一種無外接存儲體的LED顯示屏發(fā)送卡，如圖2所示。該發(fā)送卡由DVI裝置、FPGA控制器、兩路千兆網(wǎng)輸出裝置構(gòu)成。DVI解碼芯片將解碼得到的數(shù)據(jù)和控制信號傳給FPGA控制器，F(xiàn)PGA控制器通過內(nèi)部的RAM進行緩存，并做了更換時鐘域和位寬變換的操作，然后將處理后的數(shù)據(jù)通過千兆網(wǎng)輸出。對1280*1024@60Ηζ的實時視頻源，這里采用垂直分區(qū)的方法，即將滿屏數(shù)據(jù)平均分成兩路千兆網(wǎng)輸出，每一路千兆傳輸640*1024,如圖3所不。由圖2的基本框圖看出，該發(fā)送卡的設(shè)計除了搭建好硬件平臺外，最重要的是 FPGA控制器內(nèi)部程序的設(shè)計。無外接存儲體發(fā)送卡的FPGA控制器的內(nèi)部原理框圖如圖4 所示。FPGA控制器的內(nèi)部邏輯包括數(shù)據(jù)輸入裝置、雙口 RAM及其控制裝置、24bit轉(zhuǎn)8bit 裝置、千兆網(wǎng)輸出裝置。數(shù)據(jù)輸入裝置將輸入的DVI信號(包括數(shù)據(jù)、時鐘、使能、行場同步信號)分配給后端的RAM和RAM控制裝置，并控制著整個系統(tǒng)的同步；RAM控制裝置控制RAM 的讀寫操作，尤其是對開始寫、寫停、開始讀、讀停這四個狀態(tài)的控制；從RAM輸出的數(shù)據(jù)經(jīng)過并串轉(zhuǎn)換后傳輸給千兆網(wǎng)輸出裝置，千兆網(wǎng)輸出裝置則按照一定的網(wǎng)絡(luò)格式將接收到的數(shù)據(jù)進行打包輸出。圖3提到的將數(shù)據(jù)分區(qū)發(fā)送，該方法能夠?qū)M屏數(shù)據(jù)平均分成兩路千兆網(wǎng)輸出。 以下就以垂直分區(qū)的方法分析其數(shù)據(jù)流向、時鐘變化和傳輸時間差。對于一路千兆網(wǎng)數(shù)據(jù)而言，采用I個雙口 RAM設(shè)計，RAM的深度設(shè)置為640，輸入和輸出字長均設(shè)置為24bit，讀寫時鐘和使能分別獨立，如圖5所示。其中，數(shù)據(jù)輸入和寫時鐘分別為DVI解碼芯片解碼后的24bit圖像數(shù)據(jù)DVI_ DATA和時鐘WRAM_CLK，讀RAM的時鐘為千兆網(wǎng)時鐘RMII_CLK (125M)三分頻后得到的時鐘RRAM_CLK(41. 66MHz)，這樣，后端再通過一個24bit轉(zhuǎn)8bit裝置即可將數(shù)據(jù)進行實時傳輸。如圖6所示，通過RRAM_CLK (41. 66MHz)時鐘從RAM中讀出一個像素的數(shù)據(jù)，然后再通過3個RMII_CLK(125M)傳輸給千兆網(wǎng)，即做了一個實時的并串轉(zhuǎn)化。如此流水操作下去，當(dāng)從RAM中讀完640個像素時，千兆網(wǎng)控制裝置將停止讀RAM操作，等待下一行數(shù)據(jù)的到來。當(dāng)DVI解碼后的下一行數(shù)據(jù)一旦往RAM中存儲的時候(至少已經(jīng)往其中存儲了 I個像素)，千兆網(wǎng)控制裝置又開始從RAM中讀取數(shù)據(jù)，如此循環(huán)，直到第1024行數(shù)據(jù)的640個像素數(shù)據(jù)被傳輸完。在這里，實時傳輸具有如下特點1、往RAM中存數(shù)據(jù)和從RAM中取數(shù)據(jù)同時進行； 2、存RAM的速度快，讀RAM的速度慢；3、對寫RAM操作，先把規(guī)定的數(shù)據(jù)存完，用時為11，然后進入等待階段t2(t=tl+t2為行周期);對讀RAM操作，把存好數(shù)通過t3的時間傳輸出去， 必須滿足t3〈t。標(biāo)準(zhǔn)的1280*1024@60Ηζ的行時鐘為64ΚΗζ，周期為t=15. 625us ;而從RAM中讀完半行像素(640 個)數(shù)據(jù)的時間是t3= (1/41. 66MHz) *640=15. 36us。顯然，在一個行周期里，只往外傳出半行的數(shù)據(jù)，傳輸時間差t - t3=265ns>0，且該時間差滿足千兆網(wǎng)傳輸所必須數(shù)據(jù)包間隔。由于寫RAM的時鐘(108MHz)比讀RAM的時鐘(41. 66MHz)快的多，所以在寫RAM的同時可以對RAM進行讀操作(至少已經(jīng)往RAM存儲了 I個像素)，邊寫邊讀，實現(xiàn)了視頻數(shù)據(jù)的實時傳輸。同理，另外一路的千兆網(wǎng)設(shè)計與此雷同。以上現(xiàn)有技術(shù)存在以下缺點可達到的最高性能僅為1280*1024@60Hz ;不支持音頻信號和其它多媒體信號。 有鑒于此，本技術(shù)人針對現(xiàn)有技術(shù)的缺陷深入研究，并有本案產(chǎn)生。
技術(shù)實現(xiàn)思路
本技術(shù)所要解決的技術(shù)問題在于提供一種基于FPGA的雙千兆網(wǎng)口傳輸高清視頻及多媒體信號的發(fā)送裝置，其可達到的最高性能為1920*1080p@60Hz，支持音頻信號和多媒體信號。本技術(shù)采用以下技術(shù)方案解決上述技術(shù)問題基于FPGA的雙千兆網(wǎng)口傳輸高清視頻及多媒體信號的發(fā)送裝置，包括視頻采集裝置、視頻存儲與發(fā)送裝置、第一發(fā)送控制器、第一 MAC模塊、UART模塊、MCU模塊、MCU網(wǎng)絡(luò)數(shù)據(jù)發(fā)送裝置、包頭控制器、音頻采集裝置、音頻存儲與發(fā)送裝置、第二發(fā)送控制器、第二MAC模塊；所述視頻采集裝置與所述視頻存儲與發(fā)送裝置之間通過SRAM寫入接口、行同步接口、幀同步接口進行連接；所述視頻存儲與發(fā)送裝置與所述第一發(fā)送控制器之間通過請求發(fā)送模型接口進行連接；所述第一發(fā)送控制器與所述第一 MAC模塊之間通過MAC幀傳輸接口進行連接；所述包頭控制器通過包頭發(fā)送接口與所述第一發(fā)送控制器、第二發(fā)送控制器連接;所述音頻采集裝置與所述音頻存儲與發(fā)送裝置之間通過SRAM寫入接口、行同步接口、幀同步接口進行連接；所述音頻存儲與發(fā)送裝置與所述第二發(fā)送控制器之間通過請求發(fā)送模型接口進行連接；所述第二發(fā)送控制器與所述第二 MAC模塊之間通過MAC幀傳輸接口進行連接；所述MCU模塊通過Wishbone總線接口分別與所述視頻采集裝置、視頻存儲與發(fā)送裝置、第一 MAC模塊、UART模塊、MCU網(wǎng)絡(luò)數(shù)據(jù)發(fā)送裝置、包頭控制器、音頻采集裝置、音頻存儲與發(fā)送裝置、第二 MAC模塊連接；所述MCU網(wǎng)絡(luò)數(shù)據(jù)發(fā)送裝置與第一發(fā)送控制器及第二發(fā)送控制器之間通過請求發(fā)送模型接口進行連接；所述視頻采集裝置、UART模塊、音頻采集裝置分別連接到上位機。本實本文檔來自技高網(wǎng)...

【技術(shù)保護點】
基于FPGA的雙千兆網(wǎng)口傳輸高清視頻及多媒體信號的發(fā)送裝置，其特征在于：包括視頻采集裝置、視頻存儲與發(fā)送裝置、第一發(fā)送控制器、第一MAC模塊、UART模塊、MCU模塊、MCU網(wǎng)絡(luò)數(shù)據(jù)發(fā)送裝置、包頭控制器、音頻采集裝置、音頻存儲與發(fā)送裝置、第二發(fā)送控制器、第二MAC模塊；所述視頻采集裝置與所述視頻存儲與發(fā)送裝置之間通過SRAM寫入接口、行同步接口、幀同步接口進行連接；所述視頻存儲與發(fā)送裝置與所述第一發(fā)送控制器之間通過請求發(fā)送模型接口進行連接；所述第一發(fā)送控制器與所述第一MAC模塊之間通過MAC幀傳輸接口進行連接；所述包頭控制器通過包頭發(fā)送接口與所述第一發(fā)送控制器、第二發(fā)送控制器連接；所述音頻采集裝置與所述音頻存儲與發(fā)送裝置之間通過SRAM寫入接口、行同步接口、幀同步接口進行連接；所述音頻存儲與發(fā)送裝置與所述第二發(fā)送控制器之間通過請求發(fā)送模型接口進行連接；所述第二發(fā)送控制器與所述第二MAC模塊之間通過MAC幀傳輸接口進行連接；所述MCU模塊通過Wishbone總線接口分別與所述視頻采集裝置、視頻存儲與發(fā)送裝置、第一MAC模塊、UART模塊、MCU網(wǎng)絡(luò)數(shù)據(jù)發(fā)送裝置、包頭控制器、音頻采集裝置、音頻存儲與發(fā)送裝置、第二MAC模塊連接；所述MCU網(wǎng)絡(luò)數(shù)據(jù)發(fā)送裝置與第一發(fā)送控制器及第二發(fā)送控制器之間通過請求發(fā)送模型接口進行連接；所述視頻采集裝置、UART模塊、音頻采集裝置分別連接到上位機。...

【技術(shù)特征摘要】

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：許勇，陳錚，劉靈輝，
申請(專利權(quán))人：福建星網(wǎng)視易信息系統(tǒng)有限公司，
類型：實用新型
國別省市：