半導體器件及其制造方法技術

本發明專利技術公開了一種半導體器件及其制造方法，該半導體器件包括：SOI晶片，其包括半導體襯底、絕緣埋層和半導體層，所述絕緣埋層位于所述半導體襯底上，所述半導體層位于所述絕緣埋層上；在SOI晶片中形成的相鄰的MOSFET，每個所述MOSFET包括形成于所述半導體襯底中的各自的背柵；以及淺溝槽隔離，形成在所述相鄰的MOSFET之間以隔開該相鄰的MOSFET；其中，所述相鄰的MOSFET還包括位于所述背柵的下方的所述半導體襯底中的公共背柵隔離區，所述公共背柵隔離區與所述相鄰的MOSFET的背柵之間形成PNP結或NPN結。根據本發明專利技術，相鄰的MOSFET之間除了通過淺溝槽隔離實現背柵隔離之外，還進一步通過背柵和背柵隔離區中形成的PNP結或NPN結進行隔離，從而使得半導體器件具有更好的絕緣效果，大大降低了半導體器件被意外擊穿的可能性。

【技術實現步驟摘要】

本專利技術涉及一種，更具體地，涉及一種具有背柵隔離區的。
技術介紹
集成電路技術的一個重要發展方向是金屬氧化物半導體場效應晶體管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，眾所周知的是隨著MOSFET的尺寸減小會產生短溝道效應。隨著MOSFET的尺寸按比例縮小，柵極的有效長度減小，使得實際上由柵極電壓控制的耗盡層電荷的比例減少，從而閾值電壓隨溝道長度減小而下降。在MOSFET中，一方面希望提高器件的閾值電壓以抑制短溝道效應，另一方面也可能希望減小器件的閾值電壓以降低功耗，例如在低電壓供電應用、或同時使用P型和N型MOSFET的應用中。溝道摻雜是調節閾值電壓的已知方法。然而，如果通過增加溝道區的雜質濃度來提高器件的閾值電壓，則載流子的遷移率變小，引起器件性能變劣。并且，溝道區中高摻雜的離子可能與源區和漏區和溝道區鄰接區域的離子中和，使得所述鄰接區域的離子濃度降低，引起器件電阻增大。Yan 等人在"Scaling the Si MOSFET :From bulk to SOI to bulk" , IEEETrans. Elect. Dev.，Vol. 39, p. 1704，1992年7月中提出，在SOI型(絕緣層上半導體)MOSFET中，通過在絕緣埋層的下方設置接地面(即接地的背柵)抑制短溝道效應。在晶片上集成多個MOSFET的情形下，可以在多個MOSFET的絕緣埋層下面設置施加有不同偏置電場的背柵，以分別調節各個MOSFET的閾值電壓。但是，在器件尺寸不斷減小的趨勢下，要保證相鄰MOSFET器件的背柵之間的電絕緣成為當前亟待解決的問題。進一步，要保證相鄰MOSFET器件的導電通道之間的電絕緣也變得困難。
技術實現思路
本專利技術的目的是提供一種具有背柵隔離區的。該半導體器件在背柵的下面還形成有背柵隔離區，使得相鄰MOSFET的背柵導電通道通過背柵和背柵隔離區形成的PNP結或NPN結實現電絕緣。根據本專利技術的一方面，提供一種半導體器件，所述半導體器件包括S0I晶片，其包括半導體襯底、絕緣埋層和半導體層，所述絕緣埋層位于所述半導體襯底上，所述半導體層位于所述絕緣埋層上；在301晶片中形成的相鄰的M0SFET，每個所述MOSFET包括形成于所述半導體襯底中的各自的背柵；以及淺溝槽隔離，形成在所述相鄰的MOSFET之間以隔開該相鄰的MOSFET ;其中，所述相鄰的MOSFET還包括位于所述背柵下方的所述半導體襯底中的公共背柵隔離區，所述公共背柵隔離區與所述相鄰的MOSFET的背柵之間形成PNP結或NPN 結。其中，所述淺溝槽隔離包括向下延伸至半導體襯底中的第一部分，用于隔開相鄰的MOSFET的背柵；在絕緣埋層上方橫向延伸的第二部分，用于隔開相鄰的MOSFET的半導體層以限定MOSFET的有源區域；所述第一部分的寬度小于所述第二部分的寬度。可選的，所述背柵鄰接于所述絕緣埋層。可選的，所述背柵與所述絕緣埋層相隔一定距離。其中，每個所述MOSFET還包括柵疊層，位于所述半導體層上；源區和漏區，形成于所述半導體層中且位于所述柵疊層外側；溝道區，形成于所述半導體層中且夾在所述源 區和漏區之間。并且，每個所述MOSFET還包括與所述源區和漏區電連接的源/漏導電通道，以及與所述背柵電連接的背柵導電通道。根據本專利技術的另一方面，提供了一種半導體器件的制造方法，所述方法包括以下步驟提供SOI晶片，所述SOI晶片包括半導體襯底、絕緣埋層和半導體層，所述絕緣埋層位于所述半導體襯底上，所述半導體層位于所述絕緣埋層上；在SOI晶片中形成淺溝槽隔離以隔開相鄰的MOSFET ;在501晶片中形成相鄰的M0SFET，每個所述MOSFET包括形成于所述半導體襯底中的各自的背柵，所述相鄰的MOSFET還包括位于所述背柵下方的所述半導體襯底中的公共背柵隔離區，所述公共背柵隔離區與所述相鄰的MOSFET的背柵之間形成PNP結或NPN結。其中，所述形成相鄰的MOSFET的步驟包括用第一摻雜劑對所述半導體襯底進行較深的第一離子注入以在半導體襯底的較深位置形成所述公共背柵隔離區；用第二摻雜劑對所述半導體襯底進行較淺的第二離子注入以在半導體襯底的較淺位置形成所述背柵，所述第二摻雜劑與所述第一摻雜劑是相反的類型。其中，所述形成淺溝槽隔離的步驟包括對SOI晶片進行構圖以形成淺溝槽隔離的第一部分，該第一部分向下延伸至半導體襯底中以達到隔開相鄰的MOSFET的背柵的深度；繼續對SOI晶片進行構圖以形成淺溝槽隔離的第二部分，該第二部分在絕緣埋層上方橫向延伸以隔開相鄰的MOSFET的半導體層；所述第一部分的寬度小于所述第二部分的寬度。其中，所述形成兩個相鄰的MOSFET的步驟包括在所述半導體層上形成柵疊層；以及在所述半導體層中位于所述柵疊層外側的位置形成源區和漏區。進一步，所述形成相鄰的MOSFET的步驟包括形成與所述源區和漏區電連接的源/漏導電通道；以及形成與所述背柵電連接的背柵導電通道。如上所述，本專利技術形成了一種具有公共背柵隔離區的M0SFET，該MOSFET器件在背柵的下面還形成有公共背柵隔離區，背柵及公共背柵隔離區具有不同的摻雜類型。結果，使得相鄰MOSFET器件之間除了通過淺溝槽隔離實現背柵隔離之外，還進一步通過兩個相鄰MOSFET器件的背柵及公共背柵隔離區之間形成的PNP結或NPN結進行隔離。進而，使得相鄰MOSFET器件的背柵導電通道之間通過PNP結或NPN結實現電絕緣。相比于現有技術的M0SFET，這種器件結構具有更好的絕緣效果，大大降低了器件被意外擊穿的可能性。此外，在淺溝槽隔離的同一側，可以連接施加有相同背柵電壓的器件，從而這些器件的淺溝槽隔離不必要延伸到襯底中。結果，能夠節省導電通道的占用面積。附圖說明圖I至圖11示意性地示出了根據本專利技術的制造MOSFET的方法的各個階段的截面圖。具體實施例方式以下將參照附圖更詳細地描述本專利技術。在各個附圖中，為了清楚起見，附圖中的各個部分沒有按比例繪制。在下文中描述了本專利技術的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本專利技術。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本專利技術。除非在下文中特別指出，半導體器件中的各個部分可以由本領域的技術人員公知的材料構成。在本申請中，術語“半導體結構”指在經歷制造半導體器件的各個步驟后形成的半導體襯底和在半導體襯底上已經形成的所有層或區域。 根據本專利技術的優選實施例，執行圖I至圖11所示的制造MOSFET的以下步驟。參見圖1，作為初始結構的半導體襯底是常規的SOI晶片，從下至上依次包括半導體襯底I、絕緣埋層2和半導體層3。半導體層3的厚度例如約為5nm-20nm，如10nm、15nm，并且，絕緣埋層2的厚度例如約為5nm-30nm,如10nm、15nm、20nm或25nm。其中所述絕緣埋層2可以是氧化物埋層(BOX)、氮氧化物埋層或其他的絕緣埋層。在一個優選實施例中，絕緣埋層可以采用超薄氧化物埋層(UT-BOX)。半導體襯底I可被用于提供MOSFET的背柵。半導體襯底I材料可為體硅、或SiGe、Ge等IV族半導體材料、或III族-V族化合物半導體(如，砷化鎵)材料。半導體層3例如由選自IV族半導體(本文檔來自技高網...

【技術保護點】
一種半導體器件，所述半導體器件包括：SOI晶片，其包括半導體襯底、絕緣埋層和半導體層，所述絕緣埋層位于所述半導體襯底上，所述半導體層位于所述絕緣埋層上；在SOI晶片中形成的相鄰的MOSFET，每個所述MOSFET包括形成于所述半導體襯底中的各自的背柵；以及淺溝槽隔離，形成在所述相鄰的MOSFET之間以隔開該相鄰的MOSFET；其中，所述相鄰的MOSFET還包括位于所述背柵下方的所述半導體襯底中的公共背柵隔離區，所述公共背柵隔離區與所述相鄰的MOSFET的背柵之間形成PNP結或NPN結。

【技術特征摘要】

【專利技術屬性】
技術研發人員：朱慧瓏，梁擎擎，駱志炯，尹海洲，
申請(專利權)人：中國科學院微電子研究所，
類型：發明
國別省市：