一種用于大規(guī)模FPGA設(shè)計(jì)中的調(diào)試方法技術(shù)

本發(fā)明專利技術(shù)提供一種用于大規(guī)模FPGA設(shè)計(jì)的調(diào)試方法，主要目的是提供一種比較通用的調(diào)試的方法，從而節(jié)省FPGA原型調(diào)試的時(shí)間，提高FPGA原型調(diào)試時(shí)的效率。主要原理是設(shè)計(jì)出一個(gè)冗余的控制邏輯，主機(jī)端通過UART接口操作配置控制邏輯的相應(yīng)寄存器，實(shí)現(xiàn)外部測(cè)試管腳選擇連接到某個(gè)FPGA芯片內(nèi)部待測(cè)信號(hào)。該方法結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)，通過一個(gè)外部測(cè)試管腳可以對(duì)FPGA芯片多個(gè)內(nèi)部待測(cè)信號(hào)進(jìn)行測(cè)試，可以在測(cè)試中自由選擇某些FPGA芯片內(nèi)部待測(cè)信號(hào)，而不需要提前設(shè)置信號(hào)分組。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專利技術(shù)涉及FPGA設(shè)計(jì)領(lǐng)域，尤其涉及一種FPGA設(shè)計(jì)中的調(diào)試方法。
技術(shù)介紹
近年來，隨著FPGA設(shè)計(jì)的規(guī)模越來越大，F(xiàn)PGA芯片的規(guī)模也越來越大，在FPGA原型上的調(diào)試中對(duì)項(xiàng)目進(jìn)度的影響已顯得至關(guān)重要。 例如，在一個(gè)無線局域網(wǎng)FPGA設(shè)計(jì)中，調(diào)試占據(jù)很大的比例，所以加速FPGA原型上的調(diào)試能有效提高項(xiàng)目進(jìn)度。現(xiàn)在，關(guān)于FPGA原型上的調(diào)試，市面上也有一些比較常用的調(diào)試工具和方法，比如，直接修改代碼將需要的信號(hào)assign到外部測(cè)試管腳，嵌入式的邏輯分析儀，F(xiàn)PGAEditor將內(nèi)部信號(hào)引到外部測(cè)試管腳，安捷倫推出的動(dòng)態(tài)探頭等。有些方法需要重新進(jìn)行FPGA布局布線，會(huì)造成時(shí)間成本的巨大浪費(fèi)。有些方法需要用FPGA內(nèi)部的BRAM資源，數(shù)據(jù)采集存儲(chǔ)深度有限，大規(guī)模FPGA設(shè)計(jì)的調(diào)試中有時(shí)候需要觀測(cè)的信號(hào)時(shí)間較長(zhǎng)，此類方法也有它的局限性。還有一些方法可以實(shí)現(xiàn)在一個(gè)管腳對(duì)多個(gè)內(nèi)部待測(cè)信號(hào)的測(cè)試，但是需要提前設(shè)置好分組，不能實(shí)現(xiàn)一個(gè)管腳對(duì)任意一個(gè)內(nèi)部待測(cè)信號(hào)的選擇，另外需要各自廠家的軟件配合，測(cè)試成本較貴。此專利技術(shù)可以實(shí)現(xiàn)在不重新進(jìn)行FPGA布局布線，主機(jī)通過UART接口操作控制邏輯實(shí)現(xiàn)一個(gè)外部測(cè)試管腳對(duì)多個(gè)內(nèi)部待測(cè)信號(hào)進(jìn)行測(cè)試，而不需要預(yù)先設(shè)置好分組。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)提供一種適用于大規(guī)模FPGA設(shè)計(jì)中的調(diào)試方法，主要目的是提高在FPGA原型上的調(diào)試效率，降低測(cè)試成本，并能實(shí)現(xiàn)一個(gè)外部測(cè)試管腳對(duì)任意一個(gè)內(nèi)部待測(cè)信號(hào)的選擇。主要原理是主機(jī)通過UART接口操作FPGA內(nèi)部的控制邏輯實(shí)現(xiàn)內(nèi)部待測(cè)信號(hào)與外部測(cè)試管腳的連接。首先，提前設(shè)置好內(nèi)部待測(cè)信號(hào)，假設(shè)有2N個(gè)待觀測(cè)信號(hào)，提前把這2N個(gè)信號(hào)設(shè)為內(nèi)部待測(cè)信號(hào)并連接到FPGA內(nèi)部的控制邏輯，N為大于等于I的整數(shù)；FPGA內(nèi)部的控制邏輯的輸入為2N個(gè)內(nèi)部待測(cè)信號(hào)，F(xiàn)PGA的輸出接到FPGA的外部測(cè)試管腳，假設(shè)外部測(cè)試管腳一共為X個(gè)，F(xiàn)PGA的控制邏輯通過UART進(jìn)行寄存器配置，每個(gè)寄存器位寬為N，可配置的X個(gè)寄存器控制X個(gè)外部測(cè)試管腳連接到哪個(gè)內(nèi)部待測(cè)信號(hào)，最終，外部測(cè)試管腳連接到內(nèi)部待測(cè)信號(hào)。該方法的優(yōu)點(diǎn)不需要重新進(jìn)行FPGA布局布線，降低時(shí)間成本。可以實(shí)現(xiàn)一個(gè)外部測(cè)試管腳對(duì)任意一個(gè)內(nèi)部待測(cè)信號(hào)的選擇，不需要預(yù)先設(shè)置好分組。附圖說明附圖I是用于大規(guī)模FPGA設(shè)計(jì)中的調(diào)試方法的硬件連接圖。附圖2是本調(diào)試方法FPGA內(nèi)部控制邏輯原理圖。具體實(shí)施例方式以下結(jié)合附圖，具體說明本專利技術(shù)。本專利技術(shù)提供一種適用于大規(guī)模FPGA設(shè)計(jì)中的調(diào)試方法，主要目的是提高在FPGA原型上的調(diào)試效率，降低測(cè)試成本，并能實(shí)現(xiàn)一個(gè)外部測(cè)試管腳對(duì)任意一個(gè)內(nèi)部待測(cè)信號(hào)的選擇。主要原理是通過主機(jī)UART接口操作FPGA內(nèi)部的控制邏輯實(shí)現(xiàn)內(nèi)部待測(cè)信號(hào)與外部測(cè)試管腳的連接。首先，需要提前設(shè)置好內(nèi)部待測(cè)信號(hào)，假設(shè)有2Nf想觀測(cè)的信號(hào)，那么需要在設(shè)計(jì)時(shí)提前把這2N個(gè)信號(hào)設(shè)為內(nèi)部待測(cè)信號(hào)連接到FPGA內(nèi)部的控制邏輯。 控制邏輯輸入為2Nf內(nèi)部待測(cè)信號(hào)，輸出接到外部測(cè)試管腳，假設(shè)輸出接到外部測(cè)試管腳一共為X個(gè)，控制邏輯近似相當(dāng)于I個(gè)可通過UART進(jìn)行寄存器配置的MUX選擇器，一共有可配置的寄存器X個(gè)，每個(gè)寄存器位寬為N。由附圖I及附圖2可以看出，可配置的X個(gè)寄存器(sel_0 sel_X-l)通過主機(jī)UART配置，控制X個(gè)外部測(cè)試管腳(out out)連接到哪個(gè)內(nèi)部待測(cè)信號(hào)(test test ),具體FPGA內(nèi)部實(shí)現(xiàn)相當(dāng)于一個(gè)大的MUX選擇器，當(dāng)sel_n設(shè)為一固定值后，外部測(cè)試管腳out 連接到內(nèi)部待測(cè)信號(hào)test,例如當(dāng)sel_0設(shè)為固定值5,那么即out連接到test。由此可知，此方法外部測(cè)試管腳(out out)可以連接到內(nèi)部待測(cè)信號(hào)的任何一個(gè)。權(quán)利要求1.一種用于大規(guī)模FPGA設(shè)計(jì)中的調(diào)試方法，其特征在于，主機(jī)通過UART接口操作控制邏輯實(shí)現(xiàn)在內(nèi)部待測(cè)信號(hào)與外部測(cè)試管腳的連接，步驟如下 設(shè)置好內(nèi)部待測(cè)信號(hào)，假設(shè)有2N個(gè)待觀測(cè)信號(hào)，提前把這2N個(gè)信號(hào)設(shè)為內(nèi)部待測(cè)信號(hào)并連接到FPGA內(nèi)部的控制邏輯，N為大于等于I的整數(shù)；FPGA內(nèi)部的控制邏輯的輸入為2N個(gè)內(nèi)部待測(cè)信號(hào)，F(xiàn)PGA的輸出接到FPGA的外部測(cè)試管腳，假設(shè)外部測(cè)試管腳一共為X個(gè)，F(xiàn)PGA的控制邏輯通過UART進(jìn)行寄存器配置，可配置的X個(gè)寄存器控制X個(gè)外部測(cè)試管腳連接到哪個(gè)內(nèi)部待測(cè)信號(hào)，最終，外部測(cè)試管腳連接到內(nèi)部待測(cè)信號(hào)。全文摘要本專利技術(shù)提供一種用于大規(guī)模FPGA設(shè)計(jì)的調(diào)試方法，主要目的是提供一種比較通用的調(diào)試的方法，從而節(jié)省FPGA原型調(diào)試的時(shí)間，提高FPGA原型調(diào)試時(shí)的效率。主要原理是設(shè)計(jì)出一個(gè)冗余的控制邏輯，主機(jī)端通過UART接口操作配置控制邏輯的相應(yīng)寄存器，實(shí)現(xiàn)外部測(cè)試管腳選擇連接到某個(gè)FPGA芯片內(nèi)部待測(cè)信號(hào)。該方法結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)，通過一個(gè)外部測(cè)試管腳可以對(duì)FPGA芯片多個(gè)內(nèi)部待測(cè)信號(hào)進(jìn)行測(cè)試，可以在測(cè)試中自由選擇某些FPGA芯片內(nèi)部待測(cè)信號(hào)，而不需要提前設(shè)置信號(hào)分組。文檔編號(hào)G01R31/3177GK102955127SQ20111025498公開日2013年3月6日 申請(qǐng)日期2011年8月31日 優(yōu)先權(quán)日2011年8月31日專利技術(shù)者龔永鑫 申請(qǐng)人:北京中電華大電子設(shè)計(jì)有限責(zé)任公司本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種用于大規(guī)模FPGA設(shè)計(jì)中的調(diào)試方法，其特征在于，主機(jī)通過UART接口操作控制邏輯實(shí)現(xiàn)在內(nèi)部待測(cè)信號(hào)與外部測(cè)試管腳的連接，步驟如下：設(shè)置好內(nèi)部待測(cè)信號(hào)，假設(shè)有2N個(gè)待觀測(cè)信號(hào)，提前把這2N個(gè)信號(hào)設(shè)為內(nèi)部待測(cè)信號(hào)并連接到FPGA內(nèi)部的控制邏輯，N為大于等于1的整數(shù)；FPGA內(nèi)部的控制邏輯的輸入為2N個(gè)內(nèi)部待測(cè)信號(hào)，F(xiàn)PGA的輸出接到FPGA的外部測(cè)試管腳，假設(shè)外部測(cè)試管腳一共為X個(gè)，F(xiàn)PGA的控制邏輯通過UART進(jìn)行寄存器配置，可配置的X個(gè)寄存器控制X個(gè)外部測(cè)試管腳連接到哪個(gè)內(nèi)部待測(cè)信號(hào)，最終，外部測(cè)試管腳連接到內(nèi)部待測(cè)信號(hào)。

【技術(shù)特征摘要】

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：龔永鑫，
申請(qǐng)(專利權(quán))人：北京中電華大電子設(shè)計(jì)有限責(zé)任公司，
類型：發(fā)明
國(guó)別省市：