本發(fā)明專利技術(shù)涉及包括具有固定延遲數(shù)據(jù)輸出的內(nèi)存塊的內(nèi)存裝置。內(nèi)存塊包括內(nèi)存電路和時(shí)鐘產(chǎn)生單元。內(nèi)存電路可以響應(yīng)于被具有可選延遲的時(shí)鐘信號(hào)時(shí)鐘控制而輸出讀數(shù)據(jù)，可選延遲可以取決于在內(nèi)存塊處接收到讀命令之后通過內(nèi)存磁芯輸出讀數(shù)據(jù)所用的時(shí)間。時(shí)鐘產(chǎn)生單元可以響應(yīng)于被選定數(shù)據(jù)時(shí)鐘信號(hào)時(shí)鐘控制而使讀數(shù)據(jù)被提供為內(nèi)存塊的輸出。數(shù)據(jù)時(shí)鐘信號(hào)可以從通過系統(tǒng)時(shí)鐘的若干個(gè)時(shí)鐘邊沿之一產(chǎn)生的若干個(gè)時(shí)鐘邊沿之一來選擇，使得不管系統(tǒng)時(shí)鐘的頻率如何，在內(nèi)存塊處接收到讀命令之后的預(yù)定的時(shí)間量，通過內(nèi)存塊提供讀數(shù)據(jù)。
【技術(shù)實(shí)現(xiàn)步驟摘要】
【國外來華專利技術(shù)】
本公開涉及內(nèi)存系統(tǒng)，尤其涉及流水線內(nèi)存電路。
技術(shù)介紹
多數(shù)計(jì)算機(jī)系統(tǒng)總是使用某些形式的隨機(jī)存取存儲(chǔ)器(RAM)。通常在易失性存儲(chǔ)器應(yīng)用中，由于成本考慮而使用動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)家族中的存儲(chǔ)裝置。與任何存儲(chǔ)器一樣，DRAM具有當(dāng)讀命令已經(jīng)在DRAM輸入端被接收到之后，數(shù)據(jù)出現(xiàn)在DRAM輸出端所用的固有時(shí)間量。這個(gè)固有時(shí)間量通常被稱為讀延遲或存取時(shí)間。為了減少一些這樣的讀延遲，已知作為同步DRAM的一類DRAM是使用流水線結(jié)構(gòu)來實(shí)現(xiàn)，在流水線結(jié)構(gòu)中讀延遲超過多個(gè)周期，但每個(gè)周期都發(fā)出新命令。使用這項(xiàng)技術(shù)，裝置的有效數(shù)據(jù)輸出帶寬會(huì)被增力口，此帶寬對(duì)應(yīng)于被減少的讀周期時(shí)間。當(dāng)使用流水線結(jié)構(gòu)時(shí)，術(shù)語讀周期時(shí)間通常用于指連續(xù)讀數(shù)據(jù)輸出周期之間的時(shí)間或期間。 許多傳統(tǒng)的流水線內(nèi)存裝置采用若干個(gè)時(shí)序邏輯時(shí)鐘存儲(chǔ)裝置，諸如讀地址路徑和數(shù)據(jù)輸出時(shí)鐘路徑內(nèi)的鎖存器、觸發(fā)器等等。這些時(shí)序邏輯裝置可以被系統(tǒng)時(shí)鐘或它的一些派生物時(shí)鐘控制。因此，對(duì)于給定的系統(tǒng)時(shí)鐘頻率，內(nèi)存裝置將具有對(duì)應(yīng)的周期時(shí)間。然而，隨著系統(tǒng)時(shí)鐘頻率變化，內(nèi)存周期時(shí)間將變化。當(dāng)試圖維持用于不同時(shí)鐘頻率的相對(duì)恒定的延遲時(shí)，這個(gè)不同的讀周期時(shí)間可能會(huì)成為問題。
技術(shù)實(shí)現(xiàn)思路
包括具有固定延遲讀數(shù)據(jù)輸出的內(nèi)存塊的內(nèi)存裝置的不同實(shí)施例被公開。在一個(gè)實(shí)施例中，內(nèi)存塊包括內(nèi)存電路和輸出時(shí)鐘單元。內(nèi)存電路包括內(nèi)存磁芯，內(nèi)存磁芯被配置成響應(yīng)于接收到讀命令而輸出讀數(shù)據(jù)。內(nèi)存電路可以被進(jìn)一步配置成響應(yīng)于被具有可選延遲的時(shí)鐘信號(hào)時(shí)鐘控制而輸出來自內(nèi)存磁芯的讀數(shù)據(jù)。延遲可以取決于在內(nèi)存塊處接收到讀命令之后通過內(nèi)存磁芯輸出讀數(shù)據(jù)所用的時(shí)間。輸出時(shí)鐘單元可以被配置成響應(yīng)于被選定版本的數(shù)據(jù)時(shí)鐘信號(hào)時(shí)鐘控制而從內(nèi)存電路捕獲讀數(shù)據(jù)，并且使讀數(shù)據(jù)被提供為內(nèi)存塊的輸出。選定版本的數(shù)據(jù)時(shí)鐘信號(hào)可以從通過系統(tǒng)時(shí)鐘的多個(gè)時(shí)鐘邊沿之一產(chǎn)生的多個(gè)時(shí)鐘邊沿之一來選擇，使得不管系統(tǒng)時(shí)鐘的工作頻率如何，在內(nèi)存塊處接收到讀命令之后預(yù)定的時(shí)間量，讀數(shù)據(jù)被提供為內(nèi)存塊的輸出。附圖說明圖I是具有固定延遲數(shù)據(jù)輸出的內(nèi)存塊的一個(gè)實(shí)施例的方框圖。圖2A是描述圖I的內(nèi)存塊的一個(gè)實(shí)施例的工作時(shí)序的時(shí)序圖。圖2B是描述圖I的內(nèi)存塊的另一個(gè)實(shí)施例的工作時(shí)序的時(shí)序圖。圖2C是描述圖I的內(nèi)存塊的另一個(gè)實(shí)施例的工作時(shí)序的時(shí)序圖。圖2D是描述圖I的內(nèi)存塊的另一個(gè)實(shí)施例的工作時(shí)序的時(shí)序圖。圖3是描述圖I所示內(nèi)存塊的一個(gè)實(shí)施例的工作的工作流程圖。圖4是包括圖I的內(nèi)存塊的內(nèi)存系統(tǒng)的一個(gè)實(shí)施例的方框圖。具體實(shí)施例通過附圖中的實(shí)例被示出，并且將在本文中詳細(xì)描述。然而，應(yīng)該理解的是，附圖和詳細(xì)描述并非旨在將權(quán)利要求限制于所公開的特定實(shí)施例，即使只是關(guān)于特定特征所描述的單獨(dú)的實(shí)施例。正相反，旨在涵蓋所有的修改、等價(jià)物及替代物，它們對(duì)受益于本公開的本領(lǐng)域技術(shù)人員將是明顯的。本公開中提供的特征的實(shí)例旨在為示例性的，而非限制性的，除非另有說明。正如貫穿本申請(qǐng)所使用的那樣，單詞“可以”用于容許的意義(S卩，意味著具有可能性)，而非強(qiáng)制性的意義(即，意味著必須)。同樣，單詞“包括”意味著包括，但不限于包括。不同的單元、電路或其它組件可以被描述成“被配置成”執(zhí)行一項(xiàng)或多項(xiàng)任務(wù)。在這種上下文中，“被配置成”是結(jié)構(gòu)的寬泛敘述，一般意味著在工作期間“具有…的電路”執(zhí)行一項(xiàng)或多項(xiàng)任務(wù)。這樣，甚至當(dāng)單元/電路/組件當(dāng)前未接通時(shí)，單元/電路/組件也能夠被配置成執(zhí)行任務(wù)。一般地，形成對(duì)應(yīng)于“被配置成”的結(jié)構(gòu)的電路系統(tǒng)可以包括硬件電路。同樣，為了方便說明，不同的單元/電路/組件可以被描述成執(zhí)行一項(xiàng)或多項(xiàng)任務(wù)。這 種說明應(yīng)該被解釋為包括短語“被配置成”。敘述被配置成執(zhí)行一項(xiàng)或多項(xiàng)任務(wù)的單元/電路/組件明確地不旨在援引35U. S. C. § 112第六段對(duì)該單元/電路/組件的解釋。具體實(shí)施例方式現(xiàn)在轉(zhuǎn)向圖1，內(nèi)存塊的一個(gè)實(shí)施例的方框圖被示出。內(nèi)存塊10包括耦接至?xí)r鐘產(chǎn)生單元110的內(nèi)存電路100。內(nèi)存電路100包括耦接至內(nèi)存磁芯102的輸入端的觸發(fā)器(FF) 101。內(nèi)存磁芯102的輸出端被耦接至FF 103。如圖所示，F(xiàn)F 101的輸入端被耦接成接收讀和地址輸入命令(RADD)，并且被內(nèi)存時(shí)鐘信號(hào)(MCLK)時(shí)鐘控制。內(nèi)存電路還包括可調(diào)延遲單元104，其被耦接成接收讀允許信號(hào)(RDEN)。可調(diào)延遲104還被MCLK信號(hào)時(shí)鐘控制，并且產(chǎn)生用于對(duì)FF 103進(jìn)行時(shí)鐘控制的流水線時(shí)鐘信號(hào)(PCLK)。應(yīng)當(dāng)注意到，RADD 信號(hào)對(duì)應(yīng)于包括M+1個(gè)信號(hào)路徑的多個(gè)信號(hào)路徑。因此，F(xiàn)F 101的描述是多觸發(fā)器實(shí)施方式，其中對(duì)于每個(gè)信號(hào)路徑可以都有一個(gè)FF 101。在示出的實(shí)施例中，時(shí)鐘產(chǎn)生單元110包括除法器111，除法器111被耦接成接收系統(tǒng)時(shí)鐘信號(hào)(SCLK)輸入，并且將MCLK信號(hào)輸出(在一個(gè)實(shí)施例中，MCLK信號(hào)輸出可以是小于I的SCLK的倍頻)提供給內(nèi)存電路100。時(shí)鐘產(chǎn)生單元110還包括觸發(fā)器鏈(例如，觸發(fā)器(FF)113A、113B及113η)，每個(gè)觸發(fā)器都被SCLK信號(hào)時(shí)鐘控制。FF鏈的輸入端被耦接成接收RDEN信號(hào)。FF鏈的每個(gè)輸出端都被耦接至多路復(fù)用器(mux) 117的各輸入端。多路復(fù)用器117選擇的輸入被耦接至可以是多位信號(hào)的DSEL信號(hào)。多路復(fù)用器117的輸出端被耦接至FF 112的時(shí)鐘輸入端。FF 112的輸入端被耦接成接收指定為DOBANK信號(hào)的FF 103的輸出。不同SCLK頻率的上述信號(hào)的時(shí)序在圖2A至圖2D中示出，并且在下文進(jìn)一步描述。應(yīng)當(dāng)注意到，雖然在圖I的FF鏈中只有三個(gè)FF裝置(例如，113AU13B及113η)，但是可以預(yù)期在FF鏈中可能有η個(gè)FF裝置，這里η可以是任何正整數(shù)。還應(yīng)當(dāng)注意到，與是多個(gè)信號(hào)路徑的RADD信號(hào)相似，DOBANK信號(hào)和D0UT信號(hào)每個(gè)都代表包括N+1個(gè)數(shù)據(jù)路徑的多位數(shù)據(jù)路徑。因而，F(xiàn)F 103和FF 112是多觸發(fā)器實(shí)施方式，其中對(duì)于每個(gè)數(shù)據(jù)路徑都可以是一個(gè)FF 103和FFl 12。在一個(gè)實(shí)施例中，讀地址和讀命令通過內(nèi)存電路100在FF 101輸入端處經(jīng)由RADD 信號(hào)被接收到。當(dāng)FF 101被MCLK信號(hào)時(shí)鐘控制時(shí)，RADD 信號(hào)由FF 101捕獲(即被暫時(shí)存儲(chǔ))，并且被提供給內(nèi)存磁芯102作為MADD信號(hào)，其中讀操作通過內(nèi)存磁芯開始傳送。一段時(shí)間之后，讀數(shù)據(jù)出現(xiàn)在內(nèi)存磁芯102的輸出端，并且被施加至FF 103的輸入端。同時(shí)，在內(nèi)存磁芯102內(nèi)一些數(shù)量的附加的讀操作可以同時(shí)在進(jìn)行中(例如，對(duì)于MCLK的每個(gè)周期都有一個(gè))，以便內(nèi)存磁芯102可以在FF 103的輸入端提供讀數(shù)據(jù)(例如，以MCLK頻率)。因此，為了FF 103從內(nèi)存磁芯102捕獲每個(gè)讀數(shù)據(jù)輸出，PCLK信號(hào)必須在適當(dāng)?shù)臅r(shí)間對(duì)FF 103進(jìn)行時(shí)鐘控制。當(dāng)FF 103被PCLK時(shí)鐘控制時(shí)，讀數(shù)據(jù)出現(xiàn)在FF103的輸出端作為DOBANK信號(hào)。然而，由于各種因素,導(dǎo)致讀周期(read cycle period)會(huì)變化。例如，由于過程變化和工作電壓及溫度變化，導(dǎo)致內(nèi)存時(shí)序能夠變化。為了適應(yīng)會(huì)變化的讀數(shù)據(jù)輸出窗，可調(diào)延遲單元104可以被配置成調(diào)整PCLK相位(phase)以便對(duì)FF 103進(jìn)行準(zhǔn)確的時(shí)鐘控制而從內(nèi)存磁芯102捕獲讀數(shù)據(jù)輸出。在一個(gè)實(shí)本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
【技術(shù)特征摘要】
【國外來華專利技術(shù)】...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：D·斯克達(dá)，
申請(qǐng)(專利權(quán))人：莫塞斯股份有限公司，
類型：
國別省市：
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