一種非揮發性記憶體制造技術

本實用新型專利技術涉及一種非揮發性記憶體，其包括半導體基板，半導體基板內的上部設有若干用于存儲的記憶體細胞，記憶體細胞包括PMOS訪問晶體管、控制電容及編程電容；半導體基板內的上部設有若干隔離溝槽，隔離溝槽內設置有隔離介質以形成領域介質區域，記憶體細胞內的PMOS訪問晶體管、控制電容及編程電容通過領域介質區域相互隔離；半導體基板的第一主面上淀積有柵介質層，所述柵介質層覆蓋隔離溝槽的槽口并覆蓋半導體基板的第一主面；隔離溝槽的頂角正上方設有P+浮柵電極，P+浮柵電極位于柵介質層上，并與隔離溝槽的頂角相對應分布。本實用新型專利技術能與CMOS邏輯工藝兼容，提高數據保留時間，提高非揮發性記憶體的使用可靠性。（*該技術在2022年保護過期，可自由使用*）

【技術實現步驟摘要】

一種非揮發性記憶體
本技術涉及一種非揮發性記憶體，具體地說是一種與CMOS邏輯工藝兼容的非揮發性記憶體，能提高數據保留時間的非揮發性記憶體，屬于集成電路的

技術介紹
對于片上系統(SoC)應用，它是把許多功能塊集成到一個集成電路中。最常用的片上系統包括一個微處理器或微控制器、靜態隨機存取存儲器(SRAM)模塊、非揮發性記憶體以及各種特殊功能的邏輯塊。然而，傳統的非揮發性記憶體中的進程，這通常使用疊柵或分裂柵存儲單元，與傳統的邏輯工藝不兼容。非揮發性記憶體(NVM)工藝和傳統的邏輯工藝是不一樣的。非揮發性記憶體 (NVM)工藝和傳統的邏輯工藝合在一起的話，將使工藝變成一個更為復雜和昂貴的組合；由于SoC應用的非揮發記憶體典型的用法是在關系到整體的芯片尺寸小，因此這種做法是不可取的。同時，由于現有非揮發性記憶體的工作原理使得寫入數據容易丟失，影響使用的可靠性。
技術實現思路
本技術的目的是克服現有技術中存在的不足，提供一種非揮發性記憶體，其結構緊湊，能與CMOS邏輯工藝兼容，提高數據保留時間，降低使用成本，提高非揮發性記憶體的使用可靠性。按照本技術提供的技術方案，所述非揮發性記憶體，包括半導體基板，所述半導體基板內的上部設有若干用于存儲的記憶體細胞；所述記憶體細胞內包括PMOS訪問晶體管、控制電容及編程電容；所述半導體基板內的上部設有若干隔離溝槽，所述隔離溝槽內設置有隔離介質以形成領域介質區域；所述PMOS訪問晶體管、控制電容及編程電容通過領域介質區域相互隔離；半導體基板的第一主面上淀積有柵介質層，所述柵介質層覆蓋隔離溝槽的槽口并覆蓋半導體基板的第一主面；所述柵介質層上設有浮柵電極，所述浮柵電極覆蓋并貫穿PMOS訪問晶體管、控制電容及編程電容上方對應的柵介質層，浮柵電極的兩側淀積有側面保護層，側面保護層覆蓋浮柵電極的側壁；PM0S訪問晶體管包括第一 N型區域及位于所述第一 N型區域內上部的P型源極區與P型漏極區，控制電容包括第二 P型區域及位于所述第二 P型區域內上部的第一 P型摻雜區域與第二 P型摻雜區域；編程電容包括第三P型區域及位于所述第三P型區域內上部的第五P型摻雜區域與第六P型摻雜區域； 第一 P型摻雜區域、第二 P型摻雜區域、第五P型摻雜區域、第六P型摻雜區域、P型源極區及P型漏極區與上方的浮柵電極相對應，并分別與相應的柵介質層及領域介質區域相接觸；隔離溝槽的頂角正上方設有P+浮柵電極，所述P+浮柵電極位于柵介質層上，并與隔離溝槽的頂角相對應分布。所述P+浮柵電極為P導電類型的導電多晶硅。所述半導體基板的材料包括硅，半導體基板為P導電類型基板或N導電類型基板。所述半導體基板為P導電類型基板時，所述PMOS訪問晶體管、控制電容及編程電容通過P型導電類型基板內的第二 N型區域及第二 N型區域上方的第三N型區域與P型導電類型基板相隔離。所述柵介質層的材料包括二氧化硅；所述側面保護層為氮化硅或二氧化硅。所述第一 P型摻雜區域包括第一 P型重摻雜區域及與側面保護層相對應的第一 P 型輕摻雜區域，第一 P型重摻雜區域從第一 P型輕摻雜區域的端部延伸后與領域介質區域相接觸；所述第二 P型摻雜區域包括第二 P型重摻雜區域及于側面保護層相對應的第二 P 型輕摻雜區域，第二 P型重摻雜區域從第二 P型輕摻雜區域的端部延伸后與領域介質區域相接觸。所述P型源極區包括第三P型重摻雜區域及與側面保護層相對應的第三P型輕摻雜區域，第三P型重摻雜區域從第三P型輕摻雜區域的端部延伸后領域介質區域相接觸；所述P型漏極區包括第四P型重摻雜區域及與側面保護層相對應的第四P型輕摻雜區域，第四P型重摻雜區域從第四P型輕摻雜區域的端部延伸后與領域介質區域相接觸。所述第五P型摻雜區域包括第五P型重摻雜區域及與側面保護層相對應的第五P 型輕摻雜區域，第五P型重摻雜區域從第五P型輕摻雜區域的端部延伸后與領域介質區域相接觸；所述第六P型摻雜區域包括第六P型重摻雜區域及與側面保護層相對應的第六P 型輕摻雜區域，第六P型重摻雜區域從第六P型輕摻雜區域的端部延伸后與領域介質區域相接觸。本技術的優點半導體基板內的上部設有若干隔離溝槽，所述隔離溝槽內設置有隔離介質以形成領域介質區域，記憶體細胞內的PMOS訪問晶體管、控制電容及編程電容通過領域介質區域相互隔離；隔離溝槽的頂角正上方設有P+浮柵電極，所述P+浮柵電極位于柵介質層上，并與隔離溝槽的頂角相對應分布，P+浮柵電極的寬度能完全遮擋頂角處較薄的氧化層，P+浮柵電極為P導電類型的導電多晶娃，P+浮柵電極上的電子為少子，這樣當非揮發性記憶體存儲電子時，由于P+浮柵電極的存在，電子很難再通過頂角處的氧化層漏電，從而提高了非揮發性記憶體的數據存儲時間，結構緊湊，能與CMOS邏輯工藝兼容，降低使用成本，提高非揮發性記憶體的使用可靠性。附圖說明圖圖圖圖圖圖圖圖圖圖圖I為本技術實施例I的結構示意圖。2為本技術實施例2的結構示意圖。3 圖14為本技術實施例I的具體實施工藝剖視圖，其中3為本技術采用P導電類型基板的剖視圖。4為本技術得到第二 N型區域后的剖視圖。5為本技術得到第一 N型區域及第三N型區域后的剖視圖。6為本技術得到第二 P型區域與第三P型區域后的剖視圖。7為本技術得到領域介質區域后的剖視圖。8為本技術得到柵介質層后的剖視圖。9為本技術得到浮柵電極后的剖視圖。10為本技術自對準注入P雜質離子得到輕摻雜區域后的剖視圖。CN 202736919說明書3/10頁圖11為本技術得到側面保護層后的剖視圖。圖12為本技術自對準注入P雜質離子得到重摻雜區域后的剖視圖。圖13為本技術去除第五阻擋層后的剖視圖。圖14為本技術得到P+浮柵電極后的剖視圖。圖15 圖25為本技術實施例2的具體實施工藝剖視圖，其中圖15為本技術采用的N導電類型基板的剖視圖。圖16為本技術得到第一 N型區域與第二 N型區域后的剖視圖。圖17為本技術得到第二 P型區域與第三P型區域后的剖視圖。圖18為本技術得到領域介質區域后的剖視圖。圖19為本技術得到柵介質層后的剖視圖。圖20為本技術得到浮柵電極后的剖視圖。圖21為本技術自對準注入P雜質離子得到輕摻雜區域后的剖視圖。圖22為本技術得到側面保護層后的剖視圖。圖23為本技術自對準注入P雜質離子得到重摻雜區域后的剖視圖。圖24為本技術去除第五阻擋層后的剖視圖。圖25為本技術得到P+浮柵電極后的剖視圖。附圖標記說明1-P導電類型基板、2-第一 N型區域、3-第二 N型區域、4-第三N型區域、5-第二 P型區域、6-第一 P型摻雜區、7-第一 P型重摻雜區域、8-第一 P型輕摻雜區域、9-第二 P型摻雜區、10-隔離溝槽、11-第二 P型輕摻雜區域、12-第二 P型重摻雜區域、 13-P型源極區、14-領域介質區域、15-柵介質層、16-浮柵電極、17-側面保護層、18-第三P 型輕摻雜區域、19-第三P型重摻雜區域、20-P+浮柵電極、21-P型漏極區、22-第四P型輕摻雜區域、23-第四P型重摻雜區域、24-第五P型摻雜區、25-第五P型重摻雜區域、26-第五本文檔來自技高網...

【技術保護點】
一種非揮發性記憶體，包括半導體基板，所述半導體基板內的上部設有若干用于存儲的記憶體細胞（100）；所述記憶體細胞（100）內包括PMOS訪問晶體管（110）、控制電容（120）及編程電容（130）；其特征是：所述半導體基板內的上部設有若干隔離溝槽（10），所述隔離溝槽（10）內設置有隔離介質以形成領域介質區域（14）；所述PMOS訪問晶體管（110）、控制電容（120）及編程電容（130）通過領域介質區域（14）相互隔離；半導體基板的第一主面（32）上淀積有柵介質層（15），所述柵介質層（15）覆蓋隔離溝槽（10）的槽口并覆蓋半導體基板的第一主面（32）；所述柵介質層（15）上設有浮柵電極（16），所述浮柵電極（16）覆蓋并貫穿PMOS訪問晶體管（110）、控制電容（120）及編程電容（130）上方對應的柵介質層（15），浮柵電極（16）的兩側淀積有側面保護層（17），側面保護層（17）覆蓋浮柵電極（16）的側壁；PMOS訪問晶體管（110）包括第一N型區域（2）及位于所述第一N型區域（2）內上部的P型源極區（13）與P型漏極區（21），控制電容（120）包括第二P型區域（5）及位于所述第二P型區域（5）內上部的第一P型摻雜區域（6）與第二P型摻雜區域（9）；編程電容（130）包括第三P型區域（31）及位于所述第三P型區域（31）內上部的第五P型摻雜區域（24）與第六P型摻雜區域（27）；第一P型摻雜區域（6）、第二P型摻雜區域（9）、第五P型摻雜區域（24）、第六P型摻雜區域（27）、P型源極區（13）及P型漏極區（21）與上方的浮柵電極（16）相對應，并分別與相應的柵介質層（15）及領域介質區域（14）相接觸；隔離溝槽（10）的頂角（30）正上方設有P+浮柵電極（20），所述P+浮柵電極（20）位于柵介質層（15）上，并與隔離溝槽（10）的頂角（30）相對應分布。...

【技術特征摘要】
1.一種非揮發性記憶體，包括半導體基板，所述半導體基板內的上部設有若干用于存儲的記憶體細胞(100);所述記憶體細胞(100)內包括PMOS訪問晶體管(110)、控制電容(120)及編程電容(130);其特征是所述半導體基板內的上部設有若干隔離溝槽(10)， 所述隔離溝槽(10)內設置有隔離介質以形成領域介質區域(14);所述PMOS訪問晶體管 (110)、控制電容(120)及編程電容(130)通過領域介質區域(14)相互隔離；半導體基板的第一主面(32)上淀積有柵介質層(15)，所述柵介質層(15)覆蓋隔離溝槽(10)的槽口并覆蓋半導體基板的第一主面(32);所述柵介質層(15)上設有浮柵電極(16)，所述浮柵電極 (16 )覆蓋并貫穿PMOS訪問晶體管(110 )、控制電容(120 )及編程電容(130 )上方對應的柵介質層(15)，浮柵電極(16)的兩側淀積有側面保護層(17)，側面保護層(17)覆蓋浮柵電極(16)的側壁；PM0S訪問晶體管(110)包括第一 N型區域(2)及位于所述第一 N型區域(2) 內上部的P型源極區(13)與P型漏極區(21)，控制電容(120)包括第二 P型區域(5)及位于所述第二 P型區域(5)內上部的第一 P型摻雜區域(6)與第二 P型摻雜區域(9);編程電容(130)包括第三P型區域(31)及位于所述第三P型區域(31)內上部的第五P型摻雜區域(24)與第六P型摻雜區域(27);第一 P型摻雜區域(6)、第二 P型摻雜區域(9)、第五P型摻雜區域(24)、第六P型摻雜區域(27)、P型源極區(13)及P型漏極區(21)與上方的浮柵電極(16)相對應，并分別與相應的柵介質層(15)及領域介質區域(14)相接觸；隔離溝槽 (10 )的頂角(30 )正上方設有P+浮柵電極(20 )，所述P+浮柵電極(20 )位于柵介質層(15) 上，并與隔離溝槽(10)的頂角(30)相對應分布。2.根據權利要求I所述的非揮發性記憶體，其特征是所述P+浮柵電極(20)為P導電類型的導電多晶硅。3.根據權利要求I所述的非揮發性記憶體，其特征是所述半導體基板的材料包括硅， 半導體基板為P導電類型基板(I)或N導電類...

【專利技術屬性】
技術研發人員：方英嬌，方明，
申請(專利權)人：無錫來燕微電子有限公司，
類型：實用新型
國別省市：