半導體器件制造技術

公開了一種半導體器件。更具體地，公開了一種具有SRAM的半導體器件，包括：單塊的第一有源區域，第一晶體管和第五晶體管布置在該第一有源區域中；與第一有源區域分離的第二有源區域，第二晶體管布置在該第二有源區域中；單塊的第三有源區域，第三晶體管和第六晶體管布置在該第三有源區域中；以及與第三有源區域分離的第四有源區域，第四晶體管布置在該第四有源區域中。每個驅動晶體管被劃分為第一晶體管和第二晶體管(或者第三晶體管和第四晶體管)，并且這些驅動晶體管布置在不同的有源區域之上。

【技術實現步驟摘要】
半導體器件申請相關的交叉引用在此全文引用2011年7月26日提交的日本專利申請號2011-162953的包括說明書、附圖和摘要的公開文本以做參考。
本專利技術涉及半導體器件，并且更具體地涉及對具有SRAM的半導體器件而言有用的技術。
技術介紹
SRAM(靜態隨機存取存儲器)是一種使用觸發器來存儲數據的半導體存儲器。具體地，在SRAM中，數據(1或者0)存儲在由四個晶體管構成的兩個交叉耦合的反相器中。此外，需要兩個存取晶體管以讀取和寫入，因此在典型的SRAM中，存儲器單元由六個晶體管構成。例如，日本未審查專利公開號2001-28401公開了一種具有由六個晶體管構成的靜態RAM存儲器單元的半導體存儲器器件(圖1)。此外，日本未審查專利公開號2002-237539公開了一種SRAM存儲器單元(圖32)，其中NMOS晶體管(N1和N4)形成在一個P阱區域(PW0)中，而NMOS晶體管(N2和N3)形成在另一P阱區域(PW1)中，而為了改善軟錯誤抗擾性的目的在P阱區域之間具有N阱區域(NW)。日本未審查專利公開號Hei7(1995)-7089公開了一種SRAM存儲器單元，其中兩個被劃分的驅動NMOS晶體管(晶體管區域N1’、N1”、N2’、N2”)設置在不同的P阱之上(圖5)以便改善軟錯誤抗擾性。此外，在該SRAM單元中，字線存取晶體管(NA1和NB1)的柵極方向垂直于驅動NMOS晶體管(晶體管區域N1’、N1”、N2’、N2”)的柵極方向。日本未審查專利公開號2002-43441公開了一種SRAM存儲器單元，其中在第一P阱區域(PW1)中形成了采用多晶硅布線層(PL11)的主軸作為柵極電極的N溝道MOS晶體管(N1)以及采用多晶硅布線層(PL11)的折疊軸作為柵極電極的N溝道MOS晶體管(N’)(圖1和圖2以及[0062]段)。日本未審查專利公開號2000-36543公開了一種SRAM存儲器單元，其中兩條字線(21a和21b)正交于圍繞其兩端的p型有源區域(13)并且相互平行，并且其長度短于或者等于約1/2位，并且共用柵極線(22a和22b)均正交于字線(21a和21b)之間的p型有源區域(13)和n型有源區域(14)并且相互平行并且沿著字線(21a和21b)等距間隔(圖4)。在以上說明中，括號內的標記和數字是在相關領域文獻中使用的參考標記和附圖數字。
技術實現思路
如日本未審查專利公開號2001-28401(圖1等等)所述，SRAM存儲器單元具有復雜的圖案并且朝向半導體器件的小型化的趨勢不斷發展，從而具有諸如器件特性的波動(柵極寬度變化等等)的各種問題和難于仿真存儲器特性的各種困難。器件特性的波動可歸結于稍后所述的有源區域的形狀或者柵極電極的形狀。在該背景下，期望有源區域形狀和柵極電極形狀的優化以便改進器件特性的可控性以及使得特性仿真更容易。本專利技術的目的在于提供一種具有良好特性的半導體器件。特別地，本專利技術意在提供一種改進具有SRAM存儲器單元的半導體器件的特性的單元布局。由本說明書和附圖中的以下詳細描述將更充分明確本專利技術的上述以及其他目的以及新穎特征。根據本專利技術的第一方面，一種半導體器件具有包括如下所述的元件(a1)至(a8)的存儲器單元。(a1)是耦合在第一電壓和第一節點之間的第一導電類型的第一MIS晶體管。(a2)是耦合在第一節點和不同于第一電壓的第二電壓之間的第二導電類型的第一MIS晶體管。(a3)是與第二導電類型的第一MIS晶體管并聯地耦合在第一節點和第二電壓之間的第二導電類型的第二MIS晶體管。(a4)是耦合在第一電壓和第二節點之間的第一導電類型的第二MIS晶體管。(a5)是耦合在第二節點和第二電壓之間的第二導電類型的第三MIS晶體管。(a6)是與第二導電類型的第三MIS晶體管并聯地耦合在第二節點和第二電壓之間的第二導電類型的第四MIS晶體管。(a7)是耦合在第一節點和第一位線之間的第二導電類型的第五MIS晶體管。(a8)是耦合在第二節點和第二位線之間的第二導電類型的第六MIS晶體管。半導體器件進一步包括如下所述的有源區域(b1)至(b4)。(b1)是單塊的第一有源區域，其中第二導電類型的第一MIS晶體管和第二導電類型的第五MIS晶體管布置在該第一有源區域中。(b2)是與第一有源區域分離的第二有源區域，其中第二導電類型的第二MIS晶體管布置在該第二有源區域中。(b3)是單塊的第三有源區域，其中第二導電類型的第三MIS晶體管和第二導電類型的第六MIS晶體管布置在該第三有源區域中。(b4)是與第三有源區域分離的第四有源區域，其中第二導電類型的第四MIS晶體管布置在該第四有源區域中。第一有源區域至第四有源區域沿第一方向并排設置并且相互間隔。第一柵極布線在第一有源區域之上沿第一方向延伸。第二柵極布線在第一有源區域和第二有源區域之上沿第一方向延伸。第三柵極布線在第三有源區域之上沿第一方向延伸。第四柵極布線在第三有源區域和第四有源區域之上沿第一方向延伸。根據本專利技術的第二方面，半導體器件也包括以上元件(a1)至(a8)。該半導體器件也包括有源區域(b1)和(b2)。在此情形下，(b1)是單塊的第一有源區域，其中第二導電類型的第一晶體管、第二導電類型的第四晶體管、以及第二導電類型的第五晶體管布置在該第一有源區域中。(b2)是單塊的第二有源區域，其中第二導電類型的第三晶體管、第二導電類型的第二晶體管、以及第二導電類型的第六晶體管布置在該第二有源區域中。第一有源區域和第二有源區域沿第一方向并排設置。此外，第一柵極布線在第一有源區域之上沿第一方向延伸，而第二柵極布線在第一有源區域和第二有源區域之上沿第一方向延伸。第三柵極布線在第一有源區域和第二有源區域之上沿第一方向延伸；而第四柵極布線在第二有源區域之上沿第一方向延伸。根據本專利技術的第三方面，一種半導體器件也包括以上元件(a1)至(a8)。該半導體器件也包括有源區域(b1)和(b2)。在此情形下，(b1)是單塊的第一有源區域，其中第二導電類型的第一晶體管、第二導電類型的第四晶體管、以及第二導電類型的第五晶體管布置在該第一有源區域中；而(b2)是單塊的第二有源區域，其中第二導電類型的第三晶體管、第二導電類型的第二晶體管、以及第二導電類型的第六晶體管布置在該第二有源區域中。第一有源區域和第二有源區域沿第一方向并排設置。此外，第一柵極布線在第一有源區域之上沿第一方向延伸，而第二柵極布線在第二有源區域之上沿第一方向延伸。第三柵極布線在第一有源區域和第二有源區域之上沿第一方向延伸，而第四柵極布線在第一有源區域之上沿第一方向延伸。根據如下所述的本專利技術優選實施例，半導體器件的特性得以改進。附圖說明圖1是示出了根據本專利技術的第一實施例的SRAM存儲器單元的等效電路圖；圖2是示出了根據第一實施例的SRAM存儲器單元結構的平面圖；圖3是示出了根據第一實施例的SRAM存儲器單元結構的平面圖；圖4是示出了根據第一實施例的SRAM存儲器單元結構的平面圖；圖5是示出了晶體管按照根據第一實施例的SRAM存儲器單元布局設置的電路圖；圖6是根據第一實施例的SRAM存儲器單元結構的剖視圖；圖7是根據第一實施例的SRAM存儲器單元結構的剖視圖；圖8是根據第一實施例的SRAM存儲器單元結構的剖視圖；圖9是根本文檔來自技高網...

【技術保護點】
一種半導體器件，包括：存儲器單元，包括：(a1)第一導電類型的第一MIS晶體管，耦合在第一電壓和第一節點之間；(a2)第二導電類型的第一MIS晶體管，耦合在所述第一節點和不同于所述第一電壓的第二電壓之間；(a3)第二導電類型的第二MIS晶體管，與所述第二導電類型的第一MIS晶體管并聯地耦合在所述第一節點和所述第二電壓之間；(a4)第一導電類型的第二MIS晶體管，耦合在所述第一電壓和第二節點之間；(a5)第二導電類型的第三MIS晶體管，耦合在所述第二節點和所述第二電壓之間；(a6)第二導電類型的第四MIS晶體管，與所述第二導電類型的第三MIS晶體管并聯地耦合在所述第二節點和所述第二電壓之間；(a7)第二導電類型的第五MIS晶體管，耦合在所述第一節點和第一位線之間；以及(a8)第二導電類型的第六MIS晶體管，耦合在所述第二節點和第二位線之間，所述器件進一步包括：(b1)單塊的第一有源區域，所述第二導電類型的第一MIS晶體管和所述第二導電類型的第五MIS晶體管布置在所述第一有源區域中；(b2)與所述第一有源區域分離的第二有源區域，所述第二導電類型的第二MIS晶體管布置在所述第二有源區域中；(b3)單塊的第三有源區域，所述第二導電類型的第三MIS晶 體管和所述第二導電類型的第六MIS晶體管布置在所述第三有源區域中；以及(b4)與所述第三有源區域分離的第四有源區域，所述第二導電類型的第四MIS晶體管布置在所述第三有源區域中，其中所述第一有源區域至所述第四有源區域沿第一方向并排設置并且相互分離；其中第一柵極布線在所述第一有源區域之上沿所述第一方向延伸；其中第二柵極布線在所述第一有源區域和所述第二有源區域之上沿所述第一方向延伸；其中第三柵極布線在所述第三有源區域之上沿所述第一方向延伸；以及其中第四柵極布線在所述第三有源區域和所述第四有源區域之上沿所述第一方向延伸。...

【技術特征摘要】
2011.07.26 JP 2011-1629531.一種半導體器件，包括：存儲器單元，包括：(a1)第一導電類型的第一MIS晶體管，耦合在第一電壓和第一節點之間；(a2)第二導電類型的第一MIS晶體管，耦合在所述第一節點和不同于所述第一電壓的第二電壓之間；(a3)第二導電類型的第二MIS晶體管，與所述第二導電類型的第一MIS晶體管并聯地耦合在所述第一節點和所述第二電壓之間；(a4)第一導電類型的第二MIS晶體管，耦合在所述第一電壓和第二節點之間；(a5)第二導電類型的第三MIS晶體管，耦合在所述第二節點和所述第二電壓之間；(a6)第二導電類型的第四MIS晶體管，與所述第二導電類型的第三MIS晶體管并聯地耦合在所述第二節點和所述第二電壓之間；(a7)第二導電類型的第五MIS晶體管，耦合在所述第一節點和第一位線之間；以及(a8)第二導電類型的第六MIS晶體管，耦合在所述第二節點和第二位線之間，所述器件進一步包括：(b1)單塊的第一有源區域，所述第二導電類型的第一MIS晶體管和所述第二導電類型的第五MIS晶體管布置在所述第一有源區域中；(b2)與所述第一有源區域分離的第二有源區域，所述第二導電類型的第二MIS晶體管布置在所述第二有源區域中；(b3)單塊的第三有源區域，所述第二導電類型的第三MIS晶體管和所述第二導電類型的第六MIS晶體管布置在所述第三有源區域中；以及(b4)與所述第三有源區域分離的第四有源區域，所述第二導電類型的第四MIS晶體管布置在所述第三有源區域中，其中所述第一有源區域至所述第四有源區域沿第一方向并排設置并且相互分離；其中第一柵極布線在所述第一有源區域之上沿所述第一方向延伸；其中第二柵極布線在所述第一有源區域和所述第二有源區域之上沿所述第一方向延伸；其中第三柵極布線在所述第三有源區域之上沿所述第一方向延伸；以及其中第四柵極布線在所述第三有源區域和所述第四有源區域之上沿所述第一方向延伸，其中所述第一柵極布線耦合至沿與所述第一方向垂直的第二方向延伸的第一布線，其中所述第二導電類型的第一MIS晶體管的一端耦合至與所述第一布線在相同層中的第二布線，所述第二布線沿所述第二方向延伸并且耦合至所述第二電壓，其中所述第二導電類型的第五MIS晶體管的一端耦合至與所述第一布線在相同層中的第三布線，所述第三布線沿所述第二方向延伸并且成為所述第一位線，其中所述第二布線位于所述第一布線與所述第三布線之間，以及其中所述第二布線和所述第三布線之間的距離大于所述第一布線和所述第二布線之間的距離。2.根據權利要求1所述的半導體器件，進一步包括：沿所述第一方向并排設置的第一區域、第二區域和第三區域，其中所述第一有源區域和所述第二有源區域布置在所述第一區域中；以及其中所述第三有源區域和所述第四有源區域布置在所述第三區域中。3.根據權利要求2所述的半導體器件，其中保持所述第一導電類型的第一MIS晶體管的第五有源區域以及保持所述第一導電類型的第二MIS晶體管的第六有源區域布置在所述第二區域中；其中所述第五有源區域和所述第六有源區域沿所述第一方向并排設置并且與所述第一有源區域至所述第四有源區域一起相互隔開；其中所述第二柵極布線也在所述第五有源區域之上延伸；以及其中所述第四柵極布線也在所述第六有源區域之上延伸。4.根據權利要求3所述的半導體器件，其中所述第二導電類型的第一MIS晶體管的柵極寬度等于所述第二導電類型的第五MIS晶體管的柵極寬度；以及其中所述第二導電類型的第三MIS晶體管的柵極寬度等于所述第二導電類型的第六MIS晶體管的柵極寬度。5.根據權利要求3所述的半導體器件，其中所述第二導電類型的第一MIS晶體管的柵極寬度等于所述第二導電類型的第二MIS晶體管的柵極寬度；以及其中所述第二導電類型的第三MIS晶體管的柵極寬度等于所述第二導電類型的第四MIS晶體管的柵極寬度。6.根據權利要求3所述的半導體器件，其中作為所述第二導電類型的第五MIS晶體管的柵極寬度與所述第二導電類型的第一MIS晶體管的柵極寬度和所述第一導電類型的第二MIS晶體管的柵極寬度的總和之間的比例處于1:1.1至1:3的范圍內。7.根據權利要求1所述的半導體器件，進一步包括：第四布線，所述第四布線與所述第一布線位于相同的層中，沿所述第二方向延伸并且耦合至所述第二電壓，其中所述第三布線位于所述第二布線和所述第四布線之間；以及其中所述第四布線和所述第三布線之間的距離大于所述第一布線和所述第二布線之間的距離。8.根據權利要求3所述的半導體器件，其中從所述第一區域和所述第二區...

【專利技術屬性】
技術研發人員：森本薰夫，前田德章，島崎靖久，
申請(專利權)人：瑞薩電子株式會社，
類型：發明
國別省市：