一種半導體器件的制作方法技術

本發明專利技術涉及一種半導體器件的制作方法，包括:提供襯底，且襯底上形成待刻蝕層；在待刻蝕層上形成硬掩膜層；硬掩膜層包括氮化鈦層和形成在氮化鈦層上的氮化硼層。硬掩膜層的厚度為200埃~500埃。氮化硼層的厚度大于氮化鈦層的厚度。本發明專利技術的利用改進的硬掩膜層的刻蝕方法所采用的硬掩膜層為雙層化合物結構，即硬掩膜層包括氮化鈦層和形成在氮化鈦層上的氮化硼層，利用氮化硼層中的壓應力來弱化氮化鈦層中的拉應力對器件結構所產生的影響，從而減小器件結構的線形形變。此外，由于氮化硼層的刻蝕選擇比較高，因而可以進一步保證半導體器件的可靠性。

【技術實現步驟摘要】
本專利技術涉及半導體制造工藝，特別是一種利用硬掩膜層進行刻蝕的方法。
技術介紹
半導體集成電路芯片的工藝制作利用批量處理技術，在同一硅襯底上形成大量各種類型的復雜器件，并將其互連相接以具有完整的電子功能。隨著超大規模集成電路的迅速發展，芯片的集成度越來越高，元器件的尺寸越來越小，因器件的高密度、小尺寸引發的各種效應對半導體工藝制作結果的影響也日益突出。以硬掩膜技術為例，當半導體工藝進入90nm以后，因光刻尺寸越來越小，常需要在晶片表面形成硬掩膜層配合光刻膠形成掩膜圖形。現有技術中，通常采用氮化鈦作為硬掩膜的材料，然而，由于氮化鈦本身具有拉應力，因此使得刻蝕形成的溝槽有線形形變，尤其是刻蝕層為低K層時，形變更加嚴重。·圖IA至圖IE為根據現有的利用硬掩膜層的刻蝕方法各步驟得到的器件剖面示意圖。如圖IA所示，提供襯底101，襯底101上形成有銅互連金屬層102，在銅互連金屬層102上形成了待刻蝕層103，在待刻蝕層103上形成了硬掩膜層104，硬掩膜層104上形成帶有第一刻蝕圖案的第一光刻膠層105。如圖IB所示，以第一光刻膠層105為掩膜對硬掩膜層104進行刻蝕，已將第一刻蝕圖案轉移至硬掩膜層104中，從而在硬掩膜層104中形成第一開口 106。然后去除第一光刻膠層105。如圖IC所示，在待刻蝕層103和硬掩膜層104上形成帶有第二刻蝕圖案的第二光刻膠層107，第二刻蝕圖案的寬度小于第一刻蝕圖案的寬度， 如圖ID所示，以第二光刻膠層107為掩膜對待刻蝕層103進行刻蝕，以將第二刻蝕圖案轉移至待刻蝕層103中，即在待刻蝕層103中形成第二開口 108。第二開口 108的深度小于待刻蝕層103的厚度，然后去除第二光刻膠層107。如圖IE所示，以硬掩膜層104為掩膜對待刻蝕層103進行刻蝕，通過控制刻蝕時間，在待刻蝕層103中形成雙鑲嵌溝道。并露出與第二開口 108對應的銅互連金屬層102。由于采用上述方法形成的雙鑲嵌溝道存在線形形變的缺陷，因此需要一種利用硬掩膜層進行刻蝕的方法，以解決硬掩膜層中由于存在拉應力而導致的器件結構發生形變的問題。
技術實現思路
在
技術實現思路
部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本專利技術的
技術實現思路
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。為了解決現有的利用硬掩膜層進行刻蝕時產生的溝槽變形的問題，本專利技術提供了一種利用改進的硬掩膜層進行刻蝕的方法 一種半導體器件的制作方法，包括 提供襯底，所述襯底上形成銅互連金屬層，所述銅互連金屬層上形成待刻蝕層； 在所述待刻蝕層上形成硬掩膜層； 其特征在于，所述硬掩膜層包括氮化鈦層和形成在所述氮化鈦層 上的氮化硼層。所述硬掩膜層的厚度為200埃飛00埃。所述氮化硼層的厚度大于所述氮化鈦層的厚度。所述氮化鈦層的厚度范圍為200埃飛00埃。 所述氮化硼層的厚度范圍為200埃飛00埃。在所述硬掩膜層上形成帶有第一刻蝕圖案的第一光刻膠層,利用第一光刻膠層在所述硬掩膜層上形成第一開口 ；去除所述第一光刻膠層； 在所述硬掩膜層和所述待刻蝕層上形成帶有第二刻蝕圖案的第二光刻膠層，利用第二光刻膠層在所述待刻蝕層中形成第二開口，所述第二開口的寬度小于第一開口的寬度，所述第二開口的深度小于所述待刻蝕層的厚度； 以所述硬掩膜層為掩膜對待刻蝕層進行刻蝕，以在待刻蝕層中形成雙鑲嵌溝道。所述待刻蝕層為低介電常數材料層。氮化硼層具有一厚度，以使所述硬掩膜層的總體應力為零。本專利技術的利用改進的硬掩膜層的刻蝕方法所采用的硬掩膜層為雙層化合物結構，即硬掩膜層包括氮化鈦層和形成在氮化鈦層上的氮化硼層，利用氮化硼層中的壓應力來弱化氮化鈦層中的拉應力對器件結構所產生的影響，從而減小器件結構的線形形變。此外，由于氮化硼層的刻蝕選擇比較高，因而可以進一步保證半導體器件的可靠性。附圖說明本專利技術的下列附圖在此作為本專利技術的一部分用于理解本專利技術。附圖中示出了本專利技術的實施例及其描述，用來解釋本專利技術的原理。在附圖中， 圖IA至圖IE是現有的利用硬掩膜層的刻蝕方法制作半導體器件的各步驟所獲得的器件的剖視示意 圖2A至圖2E是根據本專利技術實施例的利用硬掩膜層的刻蝕方法制作半導體器件的各步驟所獲得的器件的剖視示意圖。具體實施例方式在下文的描述中，給出了大量具體的細節以便提供對本專利技術更為徹底的理解。然而，對于本領域技術人員來說顯而易見的是，本專利技術可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本專利技術發生混淆，對于本領域公知的一些技術特征未進行描述。為了徹底了解本專利技術，將在下列的描述中提出詳細的步驟，以便說明本專利技術是如何改進硬掩膜刻蝕工藝以解決現有的硬掩膜刻蝕工藝中產生的溝道變形的問題。顯然，本專利技術的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本專利技術的較佳實施例詳細描述如下，然而除了這些詳細描述外，本專利技術還可以具有其他實施方式。首先，如圖2A所示，提供襯底201，襯底201上形成有銅互連金屬層202，銅互連金屬層202上形成有待刻蝕層203，待刻蝕層203上形成有硬掩膜層204，在硬掩膜層204上形成有帶有第一刻蝕圖案的第一光刻膠層205。其中，襯底201可以為硅或者絕緣體上硅(SOI)。在襯底201中可以形成有隔離結構，所述隔離結構為淺溝槽隔離(STI)結構或者局部氧化硅(LOCOS)隔離結構。襯底201中還形成有各種阱(well)結構及襯底表面的溝道層。一般來說，形成阱(well)結構的離子摻雜導電類型與溝道層離子摻雜導電類型相同，但是濃度較柵極溝道層低，離子注入的深度范圍較廣，同時需達到大于隔離結構的深度。為了簡化，此處僅以一空白襯底201圖示。可以用作襯底201的含Si半導體材料的例證性例子包括Si、SiGe, SiC、SiGeC,絕緣體上硅(SOI)或絕緣體上SiGe (SG0I)，但不限于此。根據所制造的器件，襯底201可以是未摻雜的或摻雜的。 其中待蝕刻層203通常為介電層，例如目前常用的例如摻雜碳的氧化硅、氟硅玻璃(FSG)、碳氧化娃(silicon oxycarbide)、SiCOH類介電材料、摻雜氟的氧化娃、旋涂玻璃、黑鉆石(BD)等等。更優選地，所述介電層為介電常數低于4的介電材料，例如包括美商應材所開發的黑鉆石、氟娃玻璃等。其中硬掩膜層204為復合層結構，硬掩膜層204包括氮化鈦層204a (TiN)和形成在氮化鈦層204a之上的氮化硼層204b (BN)，硬掩膜層204的厚度范圍為200埃-500埃，并且氮化硼層204b的厚度大于氮化鈦層204a的厚度。氮化鈦層204a的厚度范圍為200埃-500埃，氮化硼層204b的厚度范圍為200埃-500埃。在這里選擇一合適的氮化硼層204b厚度，以使所述硬掩膜層204的總體應力為零。如圖2B所示，以第一光刻膠層205為掩膜對硬掩膜層204進行刻蝕，以將第一刻蝕圖案轉移至硬掩膜層204中，即在硬掩膜層204中形成第一開口 206。去除第一光刻膠層205。如圖2C所示，在硬掩膜層204和待刻蝕層203上形成帶有第二刻蝕圖案的第二光刻膠層207，所述第二刻蝕圖案的開口寬度小于第一開口 206的寬度，且第二刻本文檔來自技高網...

【技術保護點】
一種半導體器件的制作方法，包括:提供襯底，所述襯底上形成銅互連金屬層，所述銅互連金屬層上形成待刻蝕層；在所述待刻蝕層上形成硬掩膜層；其特征在于，所述硬掩膜層包括氮化鈦層和形成在所述氮化鈦層上的氮化硼層。

【技術特征摘要】
1.一種半導體器件的制作方法，包括 提供襯底，所述襯底上形成銅互連金屬層，所述銅互連金屬層上形成待刻蝕層； 在所述待刻蝕層上形成硬掩膜層； 其特征在于，所述硬掩膜層包括氮化鈦層和形成在所述氮化鈦層 上的氮化硼層。2.如權利要求I所述的方法，其特征在于，所述硬掩膜層的厚度為 200埃 500埃。3.如權利要求I所述的方法，其特征在于，所述氮化硼層的厚度大 于所述氮化鈦層的厚度。4.如權利要求I所述的方法，其特征在于，所述氮化鈦層的厚度范 圍為200埃 500埃。5.如權利要求I所述的方法，其特征在于，所述氮化硼層的厚度范 圍為200埃 500埃。6.如權利要求I所述的方法...

【專利技術屬性】
技術研發人員：胡敏達，王冬江，張海洋，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：