芯片封裝結構及其制作方法技術

一種芯片封裝結構，包括導線架、芯片、焊線與封裝膠體。導線架包括芯片座、引腳與絕緣層。芯片座具有第一上、下表面，且包括芯片接合部與周緣部。芯片座于周緣部形成介于第一上表面與下表面間的第二上表面。引腳配置于芯片座周圍。各引腳具有頂面與第一底面，且包括懸臂部與外接部。引腳于懸臂部形成介于頂面與第一底面間的第二底面，懸臂部與外接部連接且自外接部朝芯片座延伸。絕緣層位于周緣部的第二上表面上且連接懸臂部與芯片座。芯片配置于芯片接合部上。焊線分別電性連接芯片至懸臂部。封裝膠體覆蓋芯片、焊線、絕緣層與導線架。

【技術實現步驟摘要】

本專利技術有關于一種半導體封裝技術，且特別是有關于一種。
技術介紹
半導體封裝技術包含有許多封裝形態。隨著芯片封裝結構小型化以及薄化的趨勢，發展出屬于扁平封裝系列的四方扁平無外引腳(quad flat no-lead, QFN)封裝。在四方扁平無外引腳封裝的工藝中，通常先將芯片配置于導線架中的芯片座上。然后，進行打線(wire bonding)工藝,使芯片通過多條焊線電性連接至導線架中的引腳。之后,通過封裝膠體來覆蓋芯片、焊線、與導線架。一般來說，上述的引腳包括懸臂部，以使封裝膠體可填充于懸臂部下方，幫助封裝膠體與引腳緊密接合(mold lock)，防止封裝膠體與導線架剝離。然而，在上述的打線工藝中，引腳的懸臂部會因為下壓力而上下晃動或變形，使得焊線無法有效地固接至引腳，因而容易自引腳脫落，造成電性接合不良或失效。此外，在封膠工藝中，引腳的懸臂部也容易因模流而偏移，導致引腳橋接及電性短路。
技術實現思路
本專利技術提供一種芯片封裝結構，其在引腳與芯片座之間具有用以固接引腳的絕緣層。本專利技術另提供一種芯片封裝結構的制作方法，其可避免引腳在進行打線工藝時產生晃動。本專利技術提出一種芯片封裝結構，其包括導線架、芯片、多條焊線以及封裝膠體。導線架包括芯片座、多個引腳以及絕緣層。芯片座具有第一上表面與下表面，且包括芯片接合部與周緣部。芯片座于周緣部形成介于芯片座的第一上表面與下表面之間的第二上表面。引腳配置于芯片座周圍。各引腳具有頂面與第一底面，且包括懸臂部與外接部。引腳于懸臂部形成介于各引腳的頂面與第一底面之間的第二底面，而懸臂部與外接部連接且自外接部朝芯片座延伸。絕緣層位于周緣部的第二上表面上，且連接各引腳的懸臂部與芯片座。芯片配置于芯片接合部上。焊線分別電性連接芯片至懸臂部。封裝膠體覆蓋芯片、焊線、絕緣層與導線架。依照本專利技術實施例所述的芯片封裝結構，上述的絕緣層更局部形成于相鄰的引腳的懸臂部之間。依照本專利技術實施例所述的芯片封裝結構，上述的絕緣層例如覆蓋周緣部及部分封裝膠體。依照本專利技術實施例所述的芯片封裝結構，上述的周緣部的第二上表面與懸臂部的第二底面例如為共平面。依照本專利技術實施例所述的芯片封裝結構，上述的懸臂部的第二底面介于引腳的頂面與周緣部的第二上表面之間。依照本專利技術實施例所述的芯片封裝結構，上述的封裝膠體例如暴露出外接部的底面。本專利技術另提出一種芯片封裝結構的制作方法，此方法是先提供金屬層。然后，將金屬層的第一上表面圖案化，以定義出芯片接合部與多個引腳部，其中引腳部與芯片接合部之間具有間隙。接著，于間隙中形成絕緣層。而后，將金屬層的第一下表面圖案化，移除引腳部下方與絕緣層下方的部分金屬層，以定義出多個引腳以及芯片座。芯片座與引腳構成導線架。芯片座具有芯片接合部與周緣部，芯片座于周緣部形成介于金屬層的第一上表面與第一下表面之間的第二上表面。各引腳具有懸臂部與外接部，引腳于懸臂部形成介于金屬層的第一上表面與第一下表面之間的第二下表面，而懸臂部與外接部連接且自外接部朝芯片座延伸。絕緣層位于周緣部的第二上表面上，且連接引腳的懸臂部與芯片座。繼之，將芯片配置于芯片接合部上，且通過焊線電性連接芯片與懸臂部。之后，形成封裝膠體，以覆 蓋芯片、焊線、絕緣層與導線架。依照本專利技術實施例所述的芯片封裝結構的制作方法，上述的絕緣層更局部形成于相鄰的引腳的懸臂部之間。依照本專利技術實施例所述的芯片封裝結構的制作方法，上述的絕緣層例如覆蓋周緣部及部分封裝膠體。依照本專利技術實施例所述的芯片封裝結構的制作方法，上述的周緣部的第二上表面與懸臂部的第二下表面例如為共平面。依照本專利技術實施例所述的芯片封裝結構的制作方法，上述的懸臂部的第二下表面介于金屬層的第一上表面與周緣部的第二上表面之間。依照本專利技術實施例所述的芯片封裝結構的制作方法，上述的封裝膠體例如暴露出外接部的底面?；谏鲜觯緦＠夹g于引腳的懸臂部與芯片座之間形成絕緣層，使得懸臂部通過絕緣層而固接至周緣部，因此可以避免懸臂部在進行打線工藝的過程中因下壓力而產生晃動造成焊線接合不良，且可避免因下壓力而造成引腳變形。再者，也可以避免封膠工藝中因模流而造成引腳的懸臂部偏移的問題。為讓本專利技術的上述特征和優點能更明顯易懂，下文特舉實施例，并配合所附附圖作詳細說明如下。附圖說明圖IA至圖ID為依照本專利技術一實施例所繪示的芯片封裝結構的制作方法的上視示意圖。圖2A至圖2D為依照圖IA至圖ID中的剖線1_1’所繪示的剖面示意圖。具體實施例方式圖IA至圖ID為依照本專利技術一實施例所繪示的芯片封裝結構的制作方法的上視示意圖。圖2A至圖2D為依照圖IA至圖ID中的剖線1-1’所繪示的剖面示意圖。首先，請同時參照圖IA與圖2A,提供金屬層100。金屬層100具有第一上表面IOOa以及與第一上表面IOOa相對的第一下表面100b。金屬層100例如為銅箔基板,其可用以制作出多個導線架。在本實施例中，僅以一個導線架不之。然后，將金屬層100的第一上表面IOOa圖案化，以定義出芯片接合部116a與多個引腳部104，其中引腳部104與芯片接合部116a之間具有間隙106，且相鄰的引腳部104之間具有間隙108。在本實施例中，將金屬層100的第一上表面IOOa圖案化的方法例如是進行蝕刻工藝，以局部移除金屬層100的上半部，以形成突出結構(芯片接合部116a與引腳部104)。然后，請同時參照圖IB與圖2B，于間隙106中形成絕緣層110。絕緣層110的形成方法例如是先于間隙106中涂布絕緣材料，然后再將絕緣材料固化。此外，在涂布絕緣材料的過程中，部分絕緣材料也會被涂布至相鄰的引腳部104之間的間隙108中，使得間隙108中鄰近芯片接合部116a的區域亦形成有絕緣層110。上述的絕緣材料例如為聚亞酰胺(polyimide,PI)、防焊漆(solder resist/mask)、苯環丁烯(benzocyclobutene,BCB)或其它類似的材料。接著，請同時參照圖IC與圖2C，將金屬層100的第一下表面IOOb圖案化，移除引 腳部104下方與絕緣層110下方的部分金屬層100，以定義出構成導線架112的多個引腳114以及芯片座116，其中引腳114位于芯片座116的周圍。在本實施例中，將金屬層100的第一下表面IOOb圖案化的方法例如是進行蝕刻工藝，以局部移除金屬層100的下半部。更具體而言，絕緣層110下方以及引腳部104下方的部份金屬層100是以半蝕刻方式移除直至絕緣層Iio顯露出。金屬層100的第一下表面IOOb完成圖案化后，引腳114具有懸臂部114a與外接部114b。懸臂部114a為在后續進行打線工藝時焊線連接的部分，而外接部114b則為后續所形成的芯片封裝結構電性連接至外部組件的部分。芯片座116除了具有芯片接合部116a之外，還包含周緣部116b。芯片接合部116a為后續進行芯片接合工藝時供芯片配置于其上的部分。進一步說,在將金屬層100的第一下表面IOOb圖案化之后，芯片座116于周緣部116b的上端會形成一第一凹部117a,使芯片接合部116a的厚度大于周緣部116b的厚度，且引腳114于懸臂部114a的下端形成一第二凹部117b，使外接部114b的厚度大于懸臂部114a的厚度。更具體而言，第一凹部117a使芯片座116本文檔來自技高網...

【技術保護點】
一種芯片封裝結構，包括：一導線架，包括：一芯片座，具有一第一上表面與一下表面，且包括一芯片接合部與一周緣部，該芯片座于該周緣部形成介于該第一上表面與該下表面之間的一第二上表面；多個引腳，配置于該芯片座周圍，各該引腳具有一頂面與一第一底面，且包括一懸臂部與一外接部，該引腳于該懸臂部形成介于該頂面與該第一底面之間的一第二底面，該懸臂部與該外接部連接且自該外接部朝該芯片座延伸；以及一絕緣層，位于該周緣部的該第二上表面上，且連接所述多個引腳的所述多個懸臂部與該芯片座；一芯片，配置于該芯片接合部上；多條焊線，分別電性連接該芯片至所述多個懸臂部；以及一封裝膠體，覆蓋該芯片、所述多個焊線、該絕緣層與該導線架。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：潘玉堂，周世文，
申請(專利權)人：南茂科技股份有限公司，
類型：發明
國別省市：