本發明專利技術提供了一種用于負偏壓溫度不穩定性(NBTI)測試的附加電路及測試方法，其中，附加電路分別連接源-測量單元和待測PMOS；附加電路包括一個NMOS；NMOS的基極通過電阻R0與NMOS的源極電連接；NMOS的漏極通過電阻R1與待測的PMOS柵極電連接；NMOS的柵極通過電阻R2與待測的PMOS柵極電連接；NMOS基極的電位設置為小于0V，源-測量單元電壓輸入端與NMOS的柵極相連。當源-測量單元輸入電壓變為0V時，由于R2電阻分壓，使得待測PMOS柵極電壓小于0V，即等于在斷開應力電壓后出現NBTI恢復效應時，仍有一個R2的分壓電壓施加在待測PMOS的柵極，抑制了PMOS中NBTI的恢復效應，使得測量結果更加精確。
【技術實現步驟摘要】
本專利技術涉及半導體測試領域，尤其涉及一種負偏壓溫度不穩定性(negative biastemperature instability, NBTI)測試附加電路及測試方法。
技術介紹
負偏壓溫度不穩定性(negativebias temperature instability, NBTI)是影響CMOS (Complementary Metal Oxide Semiconductor互補金屬氧化物半導體)集成電路可靠性的重要因素。NBTI現象很早就已經被發現，對于較大尺寸的半導體器件，NBTI效應對其可靠性的影響并不大，因此未得到足夠的重視。隨著超大規模集成電路技術向超深亞微米的迅速發展，器件溝槽長度L和柵氧厚度tox的不斷縮小，加在柵極氧化層上的電壓越來越高，工作溫度也相應提高，器件對工作閥值電壓越來越敏感，由于NBTI效應導致的PMOS (P 型金屬-氧化物-半導體)電性參數退化(如閥值電壓)已經成為影響PMOS器件壽命和集成電路可靠性的關鍵問題。NBTI效應發生在PMOS器件的柵極處于負偏壓下時，即PMOS柵極電壓小于O并且數值大于PMOS的閥值電壓時，此時PMOS的一些參數會發生變化，如飽和漏極電流Idsat和跨導Gm不斷減小、閥值電壓絕對值會不斷增大，且NBTI效應會隨著柵極上的偏置電壓的增加和溫度的升高而更加顯著。傳統NBTI測量方式是將測試機臺中源-測量單元(SMU)的電壓輸入端連接待測PMOS柵極，將待測PMOS的基極源極漏極都接地。測試時，利用SMU對PMOS施加應力電壓Vstress，應力電壓Vstress小于0V，其數值大于PMOS閥值電壓的數值，撤去應力電壓后將一系列測試電壓Vmeasure依次連接至PMOS柵極,測試電壓Vmeasure小于等于0V,且其數值大于等于O小于等于PMOS閥值電壓的數值，并測量出各個測試電壓對應的器件漏電流Id,從而得到一系列的Id-Vmeasure對應關系數據,最后計算出閥值電壓。但是，NBTI效應存在嚴重的動態恢復效應(recovery)，在撤除應力電壓后，由動態恢復效應引起的PMOS電性參數衰退在撤去應力電壓后最多可以恢復80 %，S卩使是在應力電壓撤去后的I秒鐘以內，就可以回復50%。由于現有測量方法，使得柵應力電壓不連續以及較長的測量時間，PMOS的閥值電壓在撤銷了應力，會引起較大的NBTI動態恢復，因而得到的閥值電壓值將是恢復了一定幅度的閥值電壓，與應力影響下的實際閥值電壓值有偏移，使得NBTI測試的誤差較大，降低了 NBTI測試的準確性。圖I為傳統測試時由SMU加到PMOS柵極的電壓變化示意圖，如圖所示，首先SMU對待測PMOS的柵極施加應力電壓Vstress —段時間，然后撤銷應力電壓Vstress后加上測試電壓Vmeasure進行測量,但是在撤去電場應力到開始測量電性參數之間的時間會出現延遲，即圖I中Twait (延遲)階段，待測PMOS此時的柵電壓Vg=GND，待測PMOS將逐漸向施加應力前的初始值恢復。目前主要采用的避免NBTI恢復效應的測量方法是一種被稱為Οη-the-Fly(瞬時)的測量方法。此方法是在待測PMOS柵極施加應力電壓后略微改變柵極上的電壓，分別測得電壓改變前后的線性區漏電流Id，再通過相關的公式推導出閥值電壓。圖2為通過On-the-Fly測試時由SMU加到PMOS柵極的電壓變化示意圖，如圖2所示，通過將柵電壓直接改變至待測PMOS的工作電壓(而不是先將到0，然后改變至工作電壓)，然后測量器件的線性區漏電流Id，來測量NBTI效應。然而，舊式的測試機臺中的SMU并不能提供On-the-Fly測試需要的特殊條件，更換設備則需要更高的成本。
技術實現思路
本專利技術提供了一種NBTI測試附加電路及測試方法，在減少成本的同時有效的避免了現有技術中在測量NBTI時出現的恢復效應。本專利技術解決上述技術問題的技術方案如下一種NBTI測試附加電路，分別連接源-測量單元和待測PM0S，所述測試電路包括一個NMOS ;其中，NMOS的基極通過電阻RO與NMOS的源極電連接；NM0S的漏極通過電阻Rl與待測的PMOS柵極電連接；NM0S的柵極通過電阻R2與待測的PMOS柵極電連接；NM0S基極的電位設置為小于0V,源-測量單元電壓輸入端與所述NMOS的柵極相連。進一步，所述源-測量單元的電壓輸入端電壓小于等于OV ;所述待測PMOS的源極、漏極和基極電勢設置為0V。所述R2大于Rl電阻。本專利技術的有益效果是當源-測量單元輸入電壓變為OV時，即撤除應力電壓Vstress后，由于測試電路中的NMOS源極處于小于OV的低電位，NMOS處于導通狀態，電流方向為RO-源極-漏極-R1-R2。此時雖然撤除了應力電壓，但是由于R2電阻分壓，使得待測PMOS柵極電壓小于0V，即等于在斷開應力電壓后出現NBTI恢復效應時，仍有一個R2的分壓電壓對待測PMOS施加應力，抑制了 PMOS中NBTI的恢復效應，測量得到的各參數更加趨近于施加應力電壓產生NBTI效應時的參數值，使得測量結果更加精確。本專利技術還提供了一種基于如上所述的NBTI測試附加電路的測試方法，包括利用所述源-測量單元通過所述負偏壓溫度不穩定性測試附加電路對待測PMOS施加應力電壓；撤去所述應力電壓； 利用所述源-測量單元通過所述負偏壓溫度不穩定性測試附加電路對待測PMOS施加測試電壓，并測量對應測試電壓的PMOS漏電流。進一步，所述測試電壓小于等于0，且測試電壓數值上大于等于OV且小于等于待測PMOS的工作電壓數值，應力電壓小于0，且應力電壓數值上大于待測PMOS的工作電壓數值。附圖說明圖I為現有NBTI測量時輸入電壓的示意圖；圖2為使用On-the-Fly方法測量NBTI時輸入電壓的示意圖；圖3為本專利技術一種NBTI測試附加電路的電路圖；圖4為輸入電壓的示意圖；圖5為一種實施例中NBTI測試附加電路的輸入電壓不意圖；圖6為輸入電壓為-4V時NBTI測試附加電路的示意圖；圖7為輸入電壓為-2. 5V時NBTI測試附加電路的示意圖8為輸入電壓為OV時NBTI測試附加電路的示意圖。具體實施例方式以下結合附圖對本專利技術的原理和特征進行描述，所舉實例只用于解釋本專利技術，并非用于限定本專利技術的范圍。如圖3所示的本專利技術一種NBTI測試附加電路，包括一個NMOS ;其中，NMOS的基極通過電阻RO與NMOS的源極電連接；NM0S的漏極通過電阻Rl與待測的PMOS柵極電連接；NM0S的柵極通過電阻R2與待測的PMOS柵極電連接；NM0S基極的電位設置為小于0V,源-測量單元電壓輸入端與NMOS的柵極相連。源-測量單元的電壓輸入端電壓小于等于OV的源極、漏極和基極電勢設置為0V，源-測量單元輸入電壓的波形如圖4所示。以圖5-圖8作為一種實施例，詳細描述利用本專利技術的測試電路進行NBTI測試的原理及測試方法過程。·源-測量單元的電壓輸入端向測試附加電路輸入如圖5所示的電壓，測試附加電路NMOS基極的電位設置為-2. 0V,測試附加電路中的電阻R2 > 5R1，RO = R1+R2，待測PMOS的導通電壓Vop = -2. 5V，待測PMOS的源極、漏極和基極都接地，電勢都為O。當輸入電壓Vinput = -4本文檔來自技高網...
【技術保護點】
一種負偏壓溫度不穩定性測試附加電路，分別連接源？測量單元和待測PMOS，其特征在于，所述測試電路包括一個NMOS；其中，NMOS的基極通過電阻R0與NMOS的源極電連接；NMOS的漏極通過電阻R1與待測的PMOS柵極電連接；NMOS的柵極通過電阻R2與待測的PMOS柵極電連接；NMOS基極的電位設置為小于0V，源？測量單元電壓輸入端與所述NMOS的柵極相連。
【技術特征摘要】
【專利技術屬性】
技術研發人員：馮軍宏，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：
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