半導體裝置和層疊式半導體裝置制造方法及圖紙

本發(fā)明專利技術提供一種半導體裝置，包括：TSV，TSV被形成為與另一個芯片電連接；以及TSV測試單元，TSV測試單元被配置成檢查TSV的電容分量以產(chǎn)生TSV異常信號。

【技術實現(xiàn)步驟摘要】

本專利技術涉及一種半導體裝置，更具體而言涉及ー種具有TSV(穿通硅通孔)的半導體裝置。
技術介紹
在大多數(shù)電子系統(tǒng)中用作存儲裝置的半導體存儲器的容量與速度已穩(wěn)定提高。已作出多種嘗試以將提高了容量的存儲器安裝在更小的面積內(nèi)并有效地驅(qū)動存儲器。為了改善半導體存儲器的集成度，采用了層疊有多個存儲芯片的三維(3D)布局來取代現(xiàn)有的ニ維(2D)布局。隨著存儲器趨向更高的集成度和更高的容量，將會越來越多地使用3D布局以增加半導體存儲器件的容量并減小半導體存儲器件的尺寸。在3D布局結構中已使用穿通娃通孔(TSV)型。已米用TSV型作為用于克服由于與模塊上的控制器的距離所導致的傳輸速度惡化、數(shù)據(jù)帶寬不足、以及由于封裝中的變化而造成的傳輸速率惡化的替代方案。在TSV型中，路徑被定義成貫穿多個存儲芯片，且在所述路徑中形成有電極，使得各個存儲芯片與控制器能夠彼此通信。在采用TSV型的層疊式半導體存儲裝置中，不需要在SIP型或POP型中所使用的引線、子封裝和封裝球，而是以具有貫穿多個存儲芯片的路徑的方式將電極直接連接在控制器之上。在貫穿多個存儲芯片的路徑之間形成有凸塊，以將所述多個存儲芯片彼此電連接以及電連接至控制器。圖I是說明在半導體器件中形成TSV時可能出現(xiàn)的加工錯誤的示意性截面圖。圖I不出用于形成TSV的金屬層10、電介質(zhì)層20和晶片層30。盡管圖I未示出，但連接層(未示出)可以電連接至金屬層10的上端和下端。連接層由用于將TSV與另ー個TSV或控制器連接的導電物質(zhì)形成。通常，連接層由凸塊構成。圖I的(a)示出TSV正常形成在半導體芯片中的情況。參見圖I的(a)，路徑被定義成貫穿晶片層30，在所述路徑中正常地形成了由金屬性物質(zhì)制成的金屬層10。在TSV中，為了將金屬層10與晶片層30彼此隔離開，在金屬層10與晶片層30之間形成諸如氧化物的電介質(zhì)層20。圖I的(b)和(C)示出金屬層10異常地形成在被電介質(zhì)層20包圍的路徑中的情況。如果用于形成TSV的エ藝條件發(fā)生變化，則在將金屬層10填充在被電介質(zhì)層20包圍的路徑中的過程期間可能異常地形成金屬層10。在金屬層10形成具有如圖I的(b)所示的開放式間隙的情況下，在電極el與電極e2之間不會產(chǎn)生電流路徑。因此，如圖I的(b)所形成的TSV不能傳送信號。在金屬層10形成具有如圖I的(C)所示的空隙式間隙的情況下，雖然在電極e3與電極e4之間產(chǎn)生電流路徑，但電流路徑由于所述空隙式間隙的存在而具有大的電阻值。因此，如圖I的(C)所形成的TSV不能穩(wěn)定地傳送信號。圖2是說明在連接形成具有TSV的芯片時可能出現(xiàn)的加工錯誤的示意性截面圖。參見圖2，形成有三個TSV的第一芯片201和第二芯片202彼此連接。凸塊203形成在各個芯片201和202的TSV的兩端以與TSV電連接。 圖2的(d)示出要與TSV連接的凸塊正常地形成以使第一芯片201的TSV和第二芯片202的TSV彼此正常連接的情況。參見圖2的(d)，示出了與第一芯片201的TSV連接的凸塊203-1以及與第二芯片202的TSV連接的凸塊203-2彼此正常連接。因此，如圖2的(d)所示形成的第一芯片201的TSV和第二芯片202的TSV彼此電連接，且能夠彼此正常通信。圖2的(e)和(f)示出與TSV連接的凸塊異常地形成使得出現(xiàn)加工錯誤。參見圖2的(e)，與第二芯片202的TSV連接的凸塊203-4由于移位而異常地形成。因此，與第一芯片201的TSV連接的凸塊203-3以及與第二芯片202的TSV連接的凸塊203-4可能未彼此電連接，或者即使它們彼此電連接，也由于來自偏移的凸塊203-3和203-4的高電阻而使它們無法正常地實施信號通信。參見圖2的(f)，示出了在第二芯片202的TSV上未形成凸塊。因此，由于與第一芯片201的TSV連接的凸塊203-5無法與第二芯片202的TSV電連接，因此無法實施信號通信。如從圖I和圖2可以看出，在半導體芯片中形成TSV的過程中或在將形成具有TSV的多個芯片彼此連接的過程中可能造成加工錯誤。如果對在半導體芯片中形成TSV的過程中或在將形成具有TSV的多個芯片彼此連接的過程中出現(xiàn)加工錯誤的產(chǎn)品繼續(xù)執(zhí)行后續(xù)的エ藝，則制造良品率會降低，生產(chǎn)率惡化，且導致額外的成本。
技術實現(xiàn)思路
本專利技術提供ー種能夠檢查TSV是否正常形成的半導體裝置。本專利技術提供ー種能夠檢查具有TSV的多個芯片是否正常連接的層疊式半導體裝置。在本專利技術的一個實施例中，一種半導體裝置包括TSV，所述TSV被形成為與另一芯片電連接；以及TSV測試單元，所述TSV測試單元被配置成檢查所述TSV的電容分量以產(chǎn)生TSV異常信號。在本專利技術的另ー個實施例中，一種層疊式半導體裝置包括第一芯片，所述第一芯片具有連接在第一節(jié)點與第二節(jié)點之間的第一 TSV ;第二芯片，所述第二芯片具有連接在第三節(jié)點與第四節(jié)點之間的第二 TSV;以及連接単元，所述連接単元被配置成將第二節(jié)點與第三節(jié)點彼此電連接。所述第一芯片包括第一 TSV測試單元，所述第一 TSV測試單元被配置成在單TSV測試模式下檢查第一 TSV的電容值且產(chǎn)生第一單測試結果，以及在層疊TSV測試模式下將電源電壓供應給第一節(jié)點。第二芯片包括第二 TSV測試單元，所述第二 TSV測試單元被配置成在單TSV測試模式下檢查第二 TSV的電容值且產(chǎn)生第二單測試結果，以及在層疊TSV測試模式下將第三節(jié)點與第五節(jié)點彼此電連接。附圖說明結合附圖描述本專利技術的特征、方面以及實施例圖I是說明在半導體器件中形成TSV時可能出現(xiàn)的加工錯誤的示意性截面圖；圖2是說明在連接形成具有TSV的芯片時可能出現(xiàn)的加工錯誤的示意性截面圖；圖3是說明根據(jù)本專利技術的一個實施例的示例性半導體裝置的示意圖； 圖4是說明圖3所示的半導體裝置的示例性操作原理的詳細電路圖；圖5是說明圖4所示的TSV測試單元的操作的時序圖；圖6是說明圖3和圖4所示的輸出單元的一個示例性實施例的電路圖；圖7是說明根據(jù)本專利技術的另ー個實施例的示例性層疊式半導體裝置的示意圖；圖8是說明圖7所示的第一 TSV測試單元的一個示例實施例的框圖；圖9是說明圖7和圖8所示的第一 TSV測試單元的一個示例實施例的電路圖；圖10是說明圖7所示的第二 TSV測試單元的一個示例實施例的框圖；圖11是說明圖7和圖10所示的第二 TSV測試單元的一個示例實施例的電路圖；圖12是說明圖7所示的第一芯片的ー個示例實施例的框圖；圖13是說明圖12所示的輸出單元的一個示例實施例的電路圖；圖14是說明圖7所示的第二芯片的ー個示例實施例的框圖；圖15是說明圖14所示的控制單元的一個示例實施例的電路圖；以及圖16是說明能夠如圖7所示的第一 TSV測試單元來操作以及如圖7所示的第二TSV測試單元來操作的示例性半導體裝置的電路圖。具體實施例方式下面將參照附圖通過示例性實施例說明根據(jù)本專利技術的半導體裝置和層疊式半導體裝置。將對激活的信號和去激活的信號做各種標記。在正邏輯中，激活的信號表示信號被斷言(assert)到高電壓電平，而去激活的信號表示信號被去斷言(deassert)到低電壓電平。同樣地，在負邏輯中，激活的信號表示信號被斷言到低電壓電平，而去激活的信號表示信號被去斷言到高電壓電平。然而，本專利技術并非受限于此種方式。術語“本文檔來自技高網(wǎng)...

【技術保護點】
一種半導體裝置，包括：TSV，所述TSV被形成為與另一芯片電連接；以及TSV測試單元，所述TSV測試單元被配置成檢查所述TSV的電容分量以產(chǎn)生TSV異常信號。

【技術特征摘要】
...

【專利技術屬性】
技術研發(fā)人員：鄭椿錫，李在眞，
申請(專利權)人：海力士半導體有限公司，
類型：發(fā)明
國別省市：