本發明專利技術涉及一種解決CCSDS系統中兩種不同碼率RS碼并行編碼的方案，其特征在于，所述系統的多碼率RS碼的并行編碼器主要由移位寄存器、8位二輸入異或門、求和陣列和乘積選擇器四部分組成。所有有限域乘法器共享求和陣列中的127個多輸入異或門。每個乘積選擇器從中選取8個多輸入異或門的輸出組成一個有限域乘法器的結果，所有乘積選擇器同時完成32個有限域乘法的并行運算。該單一編碼器兼容兩種碼率，控制邏輯簡單，能在保持編碼速度不變的前提下，極大降低資源需求，具有成本低、功耗小等特點。
【技術實現步驟摘要】
本專利技術涉及空間數據通信領域，特別涉及一種CCSDS系統中多碼率RS碼的高效并行編碼方法。
技術介紹
在數字通信系統中，為了提高數據在信道傳輸過程中的可靠性，往往采用前向糾錯技術抵抗噪聲和干擾的影響，降低誤碼率，提高接收質量。里德——索羅門(Reed-Solomon, RS)碼具有強大的糾正隨機和突發差錯的能力，在現代通信系統中得到了廣泛的應用。CCSDS推薦采用有限域GF (28)上的(255，k)系統RS碼。RS碼長為n=255字節，碼率有2種。圖I給出了不同碼率下RS碼的信息數據字節長度k和校驗數據字節長度r=n-k。傳統并行RS編碼器的結構如圖2所示，它主要由移位寄存器、8位二輸入異或門和有限域乘法器組成，其實現復雜度在很大程度上取決于有限域乘法器。有限域GF(2m)乘法器的工作原理是，將乘積和被乘數分別表示成IXm階二進制向量形式a和b，而將乘數表示成mXm階二進制矩陣形式C，它們之間滿足a=bC。眾所周知，有限域GF (2m)并行乘法是將bC分解為b與C的m個列向量的內積運算并行完成。當乘數是常數時，內積可簡化為矩陣C列向量中所有“I”對應的向量b中元素的求和運算，也就是說，有限域GF(2m)并行乘法可簡化為由向量b中元素的m個求和運算并行實現。可見，當乘數是常數時，一個有限域GF(2m)并行乘法器實際上是m個不同的多輸入異或門。這里所謂的多輸入異或門是指其輸入端的數目范圍是1、，包括單輸入和兩輸入。注意，單輸入異或門實際上是直連線。對于CCSDS系統，m=8。RS高速編碼的現有解決方案是采用傳統的并行RS編碼器分別實現2種碼率的RS編碼。由圖I和2可知，這種處理方法共需要(16+32) *8=384個寄存器，涉及16+32=48個有限域GF(28)并行乘法器，相當于(16+32)*8=384個多輸入異或門。實際應用時，根據RS碼率從2種RS編碼器選擇一個進行編碼。綜上可見，現有解決方案需要耗費較多的資源，控制邏輯比較復雜。
技術實現思路
針對CCSDS多碼率RS編碼的現有解決方案中存在的實現復雜度高這一技術缺點，本專利技術提供了一種碼率可變的高效并行編碼方法，使用單一編碼器處理多碼率RS碼，簡化控制邏輯，采用多輸入異或門復用機制有效降低對寄存器和邏輯資源的需求。如圖4所示，基于多輸入異或門復用機制的CCSDS標準中多碼率RS碼的并行編碼器主要由4部分組成移位寄存器、8位二輸入異或門、求和陣列和乘積選擇器。有限域乘法器是RS編碼器的技術難點，而且在很大程度上決定了實現復雜度。本專利技術使用求和陣列和乘積選擇器完成有限域并行乘法的高效實現。所有有限域乘法器共享求和陣列中的127個多輸入異或門。每個乘積選擇器從中選取8個多輸入異或門的輸出組成一個有限域乘法器的結果，所有乘積選擇器同時完成32個有限域乘法的并行運算。多輸入異或門的復用機制能有效減少邏輯資源。本專利技術提供的單一并行編碼器能處理多碼率RS碼，從而簡化了控制邏輯，減少了對寄存器的需求。關于本專利技術的優點與精神可通過接下來的專利技術詳述及附圖得到進一步的了解。附圖說明圖I給出了 2種碼率下RS碼的信息數據字節長度和校驗數據字節長度；圖2是傳統并行RS編碼器的結構框圖；圖3是采用傳統并行RS編碼器分別實現2種碼率RS編碼時的乘數常數；圖4給出了碼率可變的并行RS編碼器的結構示意圖； 圖5是求和陣列的構成示意圖；圖6是多碼率RS碼高效并行編碼器的乘數常數；圖7是乘積選擇器S1 (O彡I彡15)的結構框圖；圖8是乘積選擇器S1 (16 ^ I ^ 31)的結構框圖；圖9比較了 CCSDS多碼率并行RS編碼的兩種解決方案的資源需求。具體實施例方式下面結合附圖和具體實施例對本專利技術作進一步說明，但不作為對本專利技術的限定。CCSDS發射機的基帶處理涉及2種碼率RS碼的編碼，如圖I所示。如果采用圖2所示的傳統并行RS編碼器分別實現2種碼率的RS編碼，那么乘數常數gk, d (k=223或239，O ( d〈255-k)關于本原元α的冪次如圖3所示。圖4給出了碼率可變的并行RS編碼器的結構示意圖，它主要由移位寄存器、8位二輸入異或門、求和陣列和乘積選擇器四個功能模塊組成。移位寄存器由32個8位寄存器Rtl, R1, , R31級聯而成，相鄰寄存器之間插入了31個8位二輸入異或門。求和陣列對被乘數向量b中的8個元素進行求和，具體而言，是從b中選取i(l^i^ 8)個不同的元素進行模2加。由排列組合知識可知，窮舉可得到28-1=255個不同的求和表達式。實際上，只會用到其中的127個求和表達式，它們是d(j e {O 12，24 37，43 57，59 73，76 88，97 104，126 136，170 180，213 220，230 242，249 254})的二進制向量形式與向量b的內積。127個求和表達式可用127個多輸入異或門加以實現。多輸入異或門的輸入端數目范圍是廣8，當只有一個輸入端時，單輸入異或門實際上是直連線。綜上，求和陣列有8個輸入端和127個輸出端，其內部由127個多輸入異或門組成，如圖5所示。乘積選擇器可同時完成32個有限域GF (28)并行乘法。乘積選擇器SJO彡I彡31)與求和陣列的部分輸出端相連，其輸入端數目與乘數常數Cu (k=223或239，0^1^31)密切相關，工作方式也受控于ck, lt)圖6給出了碼率可變的并行RS編碼器的乘數常數ck, I關于本原兀α的幕次，其中α =Oo對比圖3和6可知,Cka與gk,d之間存在一定關系當k=223 時，ckj^gkj! (O < I < 31);當 k=239 時，ckj^gkjχ_16 (16 < I < 31)。乘積選擇器S1 (O彡I彡31)的輸入端數目取決于2個乘數常數Cu (k=223或239)中的非零個數。當O彡I彡15時，只有C223J非零，S1有1*8=8個輸入端，如圖7所示；當16彡I彡31時，2個Cu都非零，S1有2*8=16個輸入端，如圖8所示。乘積選擇器S1 (O < I < 31)的輸入端與求和陣列的部分輸出端相連。如前所述，當乘數是常數時，有限域GF(28)并行乘法可簡化為由被乘數向量b中元素的8個求和運算并行實現，而這8個求和運算完全取決于乘數常數對應的二進制矩陣C的8個列向量。這意味著，可根據乘數常數Cu從求和陣列的127個輸出端中選擇8個組成一次有限域GF (28)并行乘法的結果。假設Ckil關于本原元α的冪次是j(j古⑴)，那么乘積選擇器&從求和陣列選擇的8個輸出端分別對應a J, a J+1, . . . , a J+7的二進制向量形式與向量b的內積。在圖7和8中，乘積選擇器S1 (O彡I彡31)的第I組8位輸入端取決于乘數常數c223，i ;乘積選擇器S1 (16 < I < 31)的第2組8位輸入端取決于乘數常數C239ilt5乘積選擇器S1 (O彡I彡31)的工作方式受控于乘數常數Cu。在圖7中，當控制端是C223a時，乘積選擇器SJO彡I彡15)的輸出等于輸入；而當控制端是C23iu=O時，輸出全零。在圖8中，當控制端是C223a和C192a時,乘積選擇器S1 (16本文檔來自技高網...
【技術保護點】
一種適合于CCSDS標準采用的2種不同碼率RS碼的并行編碼器，對于2種碼率，RS碼長均為n=255字節，信息數據長度k分別是223、239字節，校驗數據長度r分別是32、16字節，其特征在于，所述并行編碼器基于多輸入異或門復用機制，主要包括以下部件：移位寄存器，由32個8位寄存器R0,R1，...,R31級聯而成；8位二輸入異或門，位于寄存器之間，共31個；求和陣列，對被乘數向量b中的8個元素進行求和；乘積選擇器Sl，同時完成32個有限域GF(28)并行乘法，其輸入端數目和工作方式與乘數常數ck，l密切相關，其中，0≤l≤31，k=223或239。
【技術特征摘要】
1.一種適合于CCSDS標準采用的2種不同碼率RS碼的并行編碼器，對于2種碼率，RS碼長均為n=255字節，信息數據長度k分別是223、239字節，校驗數據長度r分別是32、16字節，其特征在于，所述并行編碼器基于多輸入異或門復用機制，主要包括以下部件 移位寄存器，由32個8位寄存器Rtl, R1, ...，R31級聯而成； 8位二輸入異或門，位于寄存器之間，共31個； 求和陣列，對被乘數向量b中的8個元素進行求和； 乘積選擇器S1,同時完成32個有限域GF (28)并行乘法，其輸入端數目和工作方式與乘數常數Cu密切相關，其中，O ^ I ^ 31, k=223或239。2.如權利要求I所述的并行編碼器，其特征在于，所述求和陣列有8個輸入端和127個輸出端，其內部由127個多輸入異或門組成。3.如權利要求I所述的并行編碼器，其特征在于，所述求和陣列對被乘數向量b中的8個元素進行求和，會用到127個求和表達式，它們是的二進制向量形式與向量b的內積，其中，α是本原元，j e {O 12，24 37，43 57，59 73，76 88，97 104，126 136，170 180，213 220，230 242，249 254}，127個求和表達式用127個多輸入異或門加以實現。4.如權利要求I所述的并行編碼器，其特征在于，所述乘積選擇器在求和陣列運算結果的基礎上，同時完成32個有限域GF(28)并行乘法，乘積選擇器S1與求和陣列的部分輸出端相連，其輸入端數目與乘數常數Ck, !密切相關，工作方式也受控于ck, i。5.如權利要求I所述的并行編碼器，其特征在于，所述乘積選擇器S1的輸入端數目取決于2個乘數常數Cu中的非零個數 ...
【專利技術屬性】
技術研發人員：張鵬，蔡超時，陳晉倫，
申請(專利權)人：蘇州威士達信息科技有限公司，
類型：發明
國別省市：
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