本發明專利技術提供了一種用于將含金屬覆蓋層集成到半導體器件的銅(Cu)金屬化的方法。在一個實施方式中，該方法包括：提供包含金屬表面和介電層表面且其上具有殘余物的平坦化的圖案化襯底；從所述平坦化的圖案化襯底上除去殘余物；通過將所述介電層表面和所述金屬表面暴露于包含含金屬前驅體蒸氣的沉積氣體而將含金屬覆蓋層選擇性沉積在所述金屬表面上。所述除去包括：用含有疏水性官能團的反應劑氣體處理含有殘余物的所述平坦化的圖案化襯底，并將所述經處理的平坦化的圖案化襯底暴露于還原氣體中。
【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及半導體處理和半導體器件，并更具體而言涉及用于將含金屬覆蓋層集成到半導體器件的銅(Cu)金屬化中以改善塊體Cu金屬中的電遷移(EM)和應力遷移(SM)的方法。
技術介紹
集成電路包含各種半導體器件和多個導體金屬通路，所述多個導體金屬通路為半導體器件提供電功率，并使得這些半導體器件能夠共享和交換信息。在集成電路內，使用將金屬層彼此絕緣的金屬間介電層或層間介電層，使金屬層一層一層堆疊起來。通常，每個金屬層必須形成與至少一個其他金屬層接觸的電接觸。通過在將金屬層分隔的層間電介質中蝕刻出孔(即，過孔)、并用金屬填充所產生的過孔以產生互連，來實現上述電接觸。“過孔”通常指形成于介電層內的任何凹入特征(例如，孔、刻線或其他類似特征)，所述凹入特征在用金屬填充時提供了穿過介電層到介電層下方的導電層的電連接。類似的，連接兩個或多個過孔的凹入特征通常稱作溝槽。在用于制造集成電路的多層金屬化方案中使用Cu金屬產生了多個需要解決的問題。例如，Cu原子在電介質材料和硅(Si)中的高遷移率會造成Cu原子遷移進入這些材料中，從而形成會毀壞集成電路的電缺陷。因此，Cu金屬層、Cu填充溝槽和Cu填充過孔通常用阻擋層封閉，以防止Cu原子擴散進入電介質材料中。阻擋層通常在Cu沉積之前沉積在溝槽和過孔側壁和底部上，阻擋層可以優選地包括如下所述的材料其在Cu中無反應性和不混溶，并提供與電介質材料的良好粘附并且可以提供低電阻率。對于每個相繼的技術節點，由于降低最小的特征尺寸，集成電路的互連中的電路密度顯著增加。因為電遷移(EM)和應力遷移(SM)壽命與電路密度成反比，所以EM和SM很快成為關鍵挑戰。Cu雙鑲嵌互連結構中的EM壽命較大程度地取決于塊體Cu金屬和周圍材料的界面處的Cu原子輸運，所述Cu原子輸運與這些界面處的粘附直接相關。已經廣泛地研究了提供更好的粘附和更長的EM壽命的新材料。例如，已經使用無電鍍技術將鈷-鎢-磷(CoffP)層選擇性地沉積在塊體Cu金屬上。CoWP和塊體Cu金屬的界面具有產生更長EM壽命的優良的粘附強度。但是，維持塊體Cu金屬(特別是緊密間距Cu布線)上可接受的沉積選擇性并且維持良好的膜均勻性已經影響了對該復雜工藝的接受。此外，使用酸性溶液的濕法工藝步驟會對使用CoWP不利。因此，需要用于沉積含金屬覆蓋層的新方法，所述含金屬覆蓋層能提供與Cu金屬的良好粘附并提供塊體Cu金屬的改善的EM和SM特性。具體來說，這些方法應當提供與電介質表面相比在Cu金屬表面上形成含金屬覆蓋層的良好選擇性。
技術實現思路
本專利技術的實施方式提供 了通過將含金屬覆蓋層集成到Cu金屬化中以改善塊體Cu金屬中的電遷移EM和應力遷移SM來制造半導體器件的方法。該方法在包含金屬表面和介電層表面的平坦化的圖案化襯底上提供了含金屬覆蓋層的改善的選擇性沉積。根據本專利技術的一個實施方式，該方法包括提供平坦化的圖案化襯底，該襯底包含金屬表面和介電層表面且其上形成有殘余物；從所述平坦化的圖案化襯底上除去殘余物；以及通過將所述介電層表面和所述金屬表面暴露于包含含金屬前驅體蒸氣的沉積氣體而將含金屬覆蓋層選擇性沉積在所述金屬表面上。所述除去包括用含有疏水性官能團的反應劑氣體處理含有殘余物的所述平坦化的圖案化襯底，其中所述處理用疏水性官能團取代了所述介電層表面中的親水性官能團；以及將所述經處理的平坦化的圖案化襯底暴露于還原氣體。根據本專利技術的一個實施方式，該方法包括提供平坦化的圖案化襯底，所述襯底包含Cu表面和低k電介質層表面且其上形成有化學機械拋光(CMP)殘余物；從所述平坦化的圖案化襯底上除去CMP殘余物；以及通過將所述電介質層表面和所述Cu金屬表面暴露于包含含金屬前驅體蒸氣的沉積氣體，而在Cu金屬表面上選擇性沉積含金屬覆蓋層。所述除去包括用含有疏水性官能團的含硅反應性氣體來處理所述平坦化的圖案化襯底，其中所述處理用疏水性官能團取代了所述介電層表面中的親水性官能團；以及將所述經處理的平坦化的圖案化襯底暴露于NH3氣。根據本專利技術的另一個實施方式，該方法包括提供平坦化的圖案化襯底，所述襯底包含Cu表面和低k電介質層表面且其上形成有含有苯并三唑(BTA)的CMP殘余物；從所述平坦化的圖案化襯底上除去CMP殘余物；通過將所述電介質層表面和所述Cu表面暴露于包含含Ru3 (CO) 12前驅體蒸氣和CO載氣的沉積氣體,而在Cu表面上選擇性沉積釕(Ru)金屬覆蓋層。所述除去包括熱處理所述平坦化的圖案化襯底以從所述平坦化的圖案化襯底上蒸發掉第一部分的CMP殘余物；此后用烷基胺硅烷反應性氣體來處理所述平坦化的圖案化襯底上的第二部分的CMP殘余物，所述處理用-Si-(CH3)3官能團取代了所述電介質層表面中的親水性官能團；以及將所述經處理的平坦化的圖案化襯底暴露于NH3氣。附圖說明參考下面的詳細說明，特別是當結合附圖考慮時，對本專利技術和其伴隨的許多優點的更全面理解將變得容易，其中圖1A-1H示出了根據本專利技術的實施方式在半導體器件的Cu金屬化中形成含金屬覆蓋層的示意性剖視圖；圖2A示出了含親水性表面的SiCOH低介電常數(低k)層的示意性剖視圖；圖2B示出了根據本專利技術的實施方式的含疏水性表面的改性SiCOH低k層的示意性首lJ視圖;圖3是根據本專利技術的實施方式的用于進行集成處理的真空處理工具的示意圖；圖4是根據本專利技術的一個實施方式用于在平坦化的圖案化襯底上進行表面清潔和選擇性形成含金屬覆蓋層的流程圖；以及圖5示出了作為襯底處理的函數的相對BTA強度和BTA去除百分比。具體實施例方式本專利技術的實施方式提供了用于使含金屬覆蓋層集成到半導體器件的Cu金屬化中以改善器件中的電遷移和應力遷移的方法。盡管半導體器件中金屬表面(例如Cu表面或鎢(W)表面)上含金屬覆蓋層的存在對金屬層的電遷移和應力遷移性能非常有利，但與金屬層相鄰的介電層表面上甚至痕量的額外的含金屬材料的存在對半導體器件的各種電性能來說都是有害的。由于半導體器件的最小特征尺寸減小并且相鄰金屬層之間的介電層的厚度減小，電遷移和應力遷移問題變得日益嚴重。在一個實施例中，最小特征尺、寸為32nm的器件的產生可能僅利用相鄰金屬層之間約45-50nm的介電層厚度，介電層表面上痕量的額外的含 金屬材料可能產生相鄰金屬層之間的漏電通道，顯著影響半導體器件的電流(I)-電壓(V)和與時間相關的介電層擊穿(TDDB)行為。本領域技術人員會認識到，可以在沒有一個或多個具體細節的情況下，或者使用其他替代和/或附加的方法、材料或組件，來實施各種實施方式。在其他示例中，沒有詳細示出或描述已知的結構、材料、或操作，以避免模糊對本專利技術的各種實施方式的各方面的理解。類似地，為了進行說明，給出了具體數字、材料和構造，以有助于透徹理解本專利技術。此外，應當理解，圖中所示的各種實施方式是示例性的表示，并不一定按比例繪制。整個說明書中提到的“一個實施方式”表示結合實施方式所描述的具體特征、結構、材料或特性被包含在本專利技術的至少一個實施例中，但并不表示這些具體特征、結構、材料或特性出現在每個實施方式中。因此，整個說明書的各處出現用語“一個實施方式”或“在一個實施方式中”并不一定指本專利技術的同一個實施方式。圖1A-1H示出了根據本專利技術的實施方式在半導體器件的Cu金屬化中形成含本文檔來自技高網...
【技術保護點】
【技術特征摘要】
【國外來華專利技術】...
【專利技術屬性】
技術研發人員：遠江一仁，弗蘭克·M·克里歐，
申請(專利權)人：東京毅力科創株式會社，
類型：
國別省市：
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