具有完全獨立的部分陣列刷新功能的動態隨機存取存儲器制造技術

一種動態隨機存取存儲器設備包括多個存儲器子塊。每一子塊具有多個字線，每一字線連接多個數據存儲單元。獨立進行部分陣列自刷新(PASR)配置設置。根據所述PASR設置，尋址存儲器子塊用于刷新。PASR設置由存儲器控制器做出。可以選擇子塊地址的任意一種組合。因此，完全獨立刷新存儲器子塊。用于數據保持的用戶可選擇的陣列提供有效的存儲器控制編程，特別適于低功率移動應用。

【技術實現步驟摘要】

本專利技術總的涉及半導體集成電路，并且更具體地，本專利技術涉及具有部分陣列刷新功能的動態隨機存取存儲器。
技術介紹
在動態隨機存取存儲器(DRAM)集成電路設備中，DRAM單元陣列典型地以行和列布置，使得特定的DRAM單元可以通過指定其陣列中的行和列來尋址。字線將單元的行連接到探測單元中數據的一組位線讀出放大器。然后在讀取操作中，選擇或者“列選擇”位線讀出放大器中的數據子集用于輸出。從典型地以充電和放電存儲電容器的形式的存儲數據在 相對短暫的時間段后將會消失的意義上，DRAM單元是“動態的”。因此，為了保持信息，必須刷新DRAM單元的內容。存儲電容器的充電或放電狀態必須以重復的方式重新應用到單獨存儲器單元。刷新操作之間可允許的最大時間量由組成DRAM單元陣列的存儲電容器的電荷存儲能力決定。DRAM制造商通常指定一個刷新時間，用于確保DRAM單元中的數據保持。刷新操作與讀操作相似，但是沒有數據被輸出。在位線讀出放大器讀出單元中的數據之后，進行恢復操作，使數據重新被寫入單元中。因此，數據被“刷新”。通過根據行地址啟動字線，并且啟動位線讀出放大器，執行刷新操作。此外，通過操作位線讀出放大器而不接收外部刷新地址，也可以執行刷新操作。在此情況中，集成在DRAM設備芯片中的刷新地址計數器在接收外部刷新命令之后產生行地址。公知的通過自刷新功能來刷新DRAM單元以保持存儲數據。當處于“待機”模式時，自刷新功能是在DRAM中自動執行刷新操作之一，以保持寫到存儲器單元中的數據。在用于移動應用的低功率DRAM設備中，待機或者休眠模式期間的功耗就很是關鍵。待機或者休眠模式期間的大部分功耗用于刷新操作以保持數據。因此，待機或者休眠模式期間降低功率的關鍵在于降低刷新頻率。在低功率DRAM設備中，其中一個降低功率可用的特征是部分刷新，是指在待機或者休眠模式期間將刷新和自刷新操作限制到全部存儲器陣列的一部分。這個特征使得設備通過僅刷新主機系統要求的部分存儲器陣列來降低刷新電流。該技術為“部分陣列刷新”，其支持固定陣列位置的1/4陣列、1/2陣列或者3/4陣列的陣列選擇。例如，已知具有低功率擴展模式寄存器的部分陣列自刷新功率節省功能(例如，參見Micron 256Mb x32, MOBILE SDRAM，數據表)。在已知的部分陣列自刷新方案中，執行固定和預定的部分陣列選擇作為每個模式寄存器設置。因此并不執行用于功率節省的陣列選擇的靈活組合。在劃分為“體”、“子塊”或者“子陣列”的DRAM設備中，該體、子塊或者子陣列地址是實現對部分陣列存儲器的快速存取的關鍵的性能因素。這是以不降低DRAM性能來限制低功率DRAM設備中的部分陣列自刷新特征的一個簡單方案。因此，在功率節省和DRAM性能之間，固定和預定的方案是一種比較好的妥協方案。圖I示出簡化的傳統DRAM設備。參見圖I所示的示例DRAM設備，存儲器控制器(未示)提供用于DRAM操作的命令和地址。DRAM設備具有完整的存儲塊(該塊包括四個體112-0、112-1、112-2和112-3)。與時鐘同步的外部命令控制器121包括解析該命令并產生刷新請求信號123 (該信號指示存儲塊是否要被刷新)的命令譯碼器。該命令包括EMRS (擴展的模式寄存器設置)命令。當EMRS命令被饋送到外部命令控制器121時，由其命令譯碼器提供EMRS信號125。擴展模式寄存器131根據模式寄存器設置命令BA將選擇地址“A”攜帶的信息寫入。選擇地址“A”給出用于部分陣列自刷新(PASR)配置的指令。一旦PASR配置信息寫入擴展模式寄存器131中，則擴展模式寄存器131提供P ASR信號133，該PASR信號133的位指示在自刷新模式中應該刷新“全部陣列”還是應該刷新部分陣列。響應刷新請求信號123和PASR信號133，內部體地址計數器135產生包括饋送到多路復用器141的內部體地址的內部體地址信號137。同樣，由外部體地址鎖存器143鎖存模式寄存器設置命令BA。根據該鎖存的地址，外部體地址鎖存器143提供包括外部體地址的外部體地址信號145到多路復用器141。多路復用器141響應該刷新請求信號123選擇內部體地址或者外部體地址。響應刷新請求信號123的“I”或者“0”，多路復用器141選擇內部體地址信號137的內部體地址或者外部體地址信號145的外部體地址。所選擇的地址被饋送到體地址譯碼器151，該體地址譯碼器151隨后提供譯碼地址信號153給包括四個體112-0、112-1、112-2和112-3的整個存儲器塊。譯碼地址信號153包括四個體選擇信號154-0、154-1、154-2和154-3。因此，體地址譯碼器151啟用四個體選擇信號154-0、154-1、154-2和154-3的其中一個。 根據模式寄存器設置命令BA 和選擇地址“A ”，如下表I所示指定各個體表I A [2] A[l]~ A~ 將被自刷新的體 ~000四個體00I兩個體(例如，體和體[I])~ 0I0一個體(例如，體)在圖I所示的DRAM設備中，PASR僅支持具有固定陣列位置的1/4陣列(即一個體)、1/2陣列(即兩個體)或者3/4陣列(即三個體)的陣列選擇。DRAM設備有能力節省自刷新模式中的功耗，但是其缺乏在自刷新模式中選擇保持哪個存儲體的控制能力。具有EMRS功能的該低功率DRAM設計允許選擇全部存儲器陣列、一半的存儲器陣列或者1/4的存儲器陣列。例如，當選擇1/4存儲器陣列用于自刷新模式，DRAM設備啟用不顯著的體用于1/4存儲器的選擇。因此，將不能選擇其它存儲體用于專用數據保持。也不能選擇體的另一種組合，例如體和體[3]，用于自刷新模式
技術實現思路
本專利技術的目的是提供一種具有獨立的部分陣列刷新功能的改進的動態隨機存取存儲器(DRAM)設備。根據本專利技術的一個方面，本專利技術提供一種包括具有M個存儲器子塊的存儲器的動態隨機存取存儲器(DRAM)設備，M為大于I的整數。每一子塊具有多個字線。每一字線連接多個數據存儲單元。通過刷新操作刷新這些單元。所述DRAM設備還包括刷新電路，用于根據獨立設置的M個子塊刷新數據在刷新模式中控制所述存儲器子塊的刷新。有利地，所述刷新電路包括用于響應輸入數據配置所述M個子塊刷新數據的配置電路。由所述輸入數據獨立設置所述M個子塊刷新數據。例如，所述配置電路包括用于保持所述輸入數據的鎖存電路。根據所保持的輸入數據產生所述M個子塊刷新數據。所述鎖存電路可以包括M個鎖存電路用于鎖存所述M個子塊刷新數據。所述M個鎖存電路的每一個獨立鎖存所述M個子塊刷新數據的對應一個。 根據另一方面，本專利技術提供一種用于刷新包括M個存儲器子塊的動態隨機存取存儲器設備的方法，M為大于I的整數，每一子塊具有多個字線，每一字線連接多個數據存儲單元，在刷新模式中刷新所述單元。所述方法包括根據獨立設置的M個子塊刷新數據在刷新模式中控制所述存儲器子塊的刷新。例如，控制步驟包括響應輸入數據配置所述M個子塊刷新數據的步驟，由所述輸入數據獨立設置所述M個子塊刷新數據。所述配置步驟包括保持所述輸入數據的步驟，根據所保持的輸入數據產生所述M個子塊刷新數據。有利地，所述方法還包括提供用于選擇所述子塊的地址信號的步驟。根據又一方面，本專利技術提供在刷新模式和非本文檔來自技高網...

【技術保護點】
一種動態隨機存取存儲器(DRAM)設備，包括：M個存儲體，M為大于1的整數，每一存儲體具有多個字線，每一字線連接多個數據存儲單元，這些單元是通過刷新操作可刷新的；部分陣列自刷新配置寄存器(PASR)，用于在自刷新操作模式中單獨控制M個存儲體的每一個的刷新；以及命令控制器，用于接收命令信號并向PASR提供配置控制時鐘，其中PASR包括用于鎖存從M個輸入引腳輸入的M位刷新數據的M個觸發器。

【技術特征摘要】
2006.04.28 US 11/412,7831.一種動態隨機存取存儲器(DRAM)設備，包括 M個存儲體，M為大于I的整數， 每一存儲體具有多個字線， 每一字線連接多個數據存儲單元， 這些單元是通過刷新操作可刷新的； 部分陣列自刷新配置寄存器(PASR)，用于在自刷新操作模式中單獨控制M個存儲體的每一個的刷新；以及 命令控制器，用于接收命令信號并向PASR提供配置控制時鐘， 其中PASR包括用于鎖存從M個輸入引腳輸入的M位刷新數據的M個觸發器。2.如權利要求I所述的DRAM設備，其中，所述寄存器包含對于每一存儲體指示該存儲體在自刷新模式中是否要被刷新的相應位；并且 在自刷新模式中，DRAM設備僅對所述寄存器中相應位被設置為指示自刷新的存儲體執行自刷新操作。3.如權利要求I所述的DRAM設備，還包括 第一地址產生電路，用于在所述自刷新模式中產生N個第一地址，N為整數。4.如權利要求3所述的DRAM設備，還包括 地址控制電路，用于響應N個第一地址和M位刷新數據的邏輯組合控制所述存儲體的刷新。5.如權利要求4所述的DRAM設備，其中所述地址控制電路包括 第一地址譯碼電路，包括 M個譯碼電路，用于譯碼所述第一地址來產生M個所譯碼的第一地址輸出，和M個邏輯電路，用于邏輯組合所述M個所譯碼的第一地址輸出和所述M位刷新數據，從而產生M個第一地址。6.如權利要求5所述的DRAM設備，還包括 第二地址產生電路，用于產生地址，所述第二地址產生電路包括M個譯碼電路，用于譯碼所述第二地址來產生M個所譯碼的第二地址。7.如權利要求6所述的DRAM設備，其中所述第一地址譯碼電路還包括 體選擇電路，具有M個選擇電路，用于在刷新模式中選擇M個所譯碼的第一地址或者在非刷新模式中選擇M個所譯碼的第二地址，所述M個所選擇的地址指定要刷新的存儲體。8.如權利要求7所述的DRAM設備，其中 所述第一地址產生電路包括內部地址發生器，用于產生內部地址作為所述第一地址；和 所述第二地址產生電路包括外部地址發生器，用于產生外部地址作為所述第二地址。9.如權利要求8所述的DRAM設備，其中 所述命令控制器通過所述寄存器控制所述輸入數據的鎖存并探測所述刷新模式，響應所述刷新模式的探測來控制所述地址產生電路的地址的產生和由所述體選擇電路的選擇。10.如權利要求9所述的DRAM設備，其中，所述命令控制電路包括 模式探測電路，用于探測DRAM設備中的自刷新模式。11.如權利要求I所述的DRAM設備，還包括第一地址產生電路，用于在刷新模式中產生第一地址；和 第二地址產生電路，用于產生外部地址。12.如權利要求11所述的DRAM設備，還包括 體地址控制電路，用于響應第一地址、第二地址和所述M位刷新數據的邏輯組合來控制所述存儲體的刷新。13.如權利要求12所述的DRAM設備，其中所述體地址控制電路包括 選擇電路，用于在刷新模式中選擇第一地址或者在非刷新模式中選擇第二地址以產生所選擇的地址。14.如權...

【專利技術屬性】
技術研發人員：金鎮祺，吳學俊，
申請(專利權)人：莫塞德技術公司，
類型：發明
國別省市：