垂直溝道雙柵隧穿晶體管及其制備方法技術

本發明專利技術屬于半導體器件技術領域，具體本發明專利技術公開了一種半導體器件，它包括一個Ｎ型隧穿晶體管和一個Ｐ型ＭＯＳ晶體管。對于Ｎ型隧穿晶體管，采用垂直溝道雙柵結構；對于Ｐ型ＭＯＳ晶體管，采用凹陷溝道結構。本發明專利技術還公開了上述半導體器件的制造方法。本發明專利技術制造的半導體器件具有低漏電流、高驅動電流等優點，采用本發明專利技術的集成電路大大降低了芯片功耗。

【技術實現步驟摘要】

本專利技術半導體器件
，具體涉及一種半導體器件及其制造方法，特別涉及一種包含采用垂直溝道雙柵結構的N型隧穿晶體管和采用凹陷溝道的P型MOS晶體管的倒 相器集成電路及其制造方法，屬于30納米技術節點以下制造技術。
技術介紹
近年來，以硅集成電路為核心的微電子技術得到了迅速的發展，集成電路芯片的 發展基本上遵循摩爾定律，即半導體芯片的集成度以每18個月翻一番的速度增長。如今的 集成電路器件技術節點已經處于45納米左右，金屬-氧化物-硅場效應晶體管(MOSFET) 的尺寸不斷地變小，單位陣列上的晶體管密度也越來越高，隨之而來的短溝道效應也愈加 明顯，它使得晶體管的漏電流上升、閾值電壓降低，增加了集成芯片的功耗。當溝道長度下 降到30納米以下時，有必要使用新型的器件以獲得較小的漏電流，從而降低芯片功耗。解決上述問題的方案之一就是采用隧穿場效應晶體管(TFET)結構。和傳統的 MOSFET相比，隧穿場效應晶體管可以進一步縮小電路的尺寸，具有低漏電流、低亞閾值擺 幅、低功耗等優異特性。圖1給出了一個平面溝道的隧穿場效應晶體管結構，它包括一個襯 底區100、一個源區101、一個漏區102和一個柵區，所述柵區包括一個絕緣層110和一個導 電層103。104是柵區的側墻結構，為絕緣材料，比如為氮化硅。105是該晶體管的鈍化層， 它們將該晶體管與其它器件隔開，并保護該晶體管不受外界環境的影響。導體106、107和 108是金屬材料，分別作為該晶體管源極、柵極和漏極的電極。對于N型的隧穿型場效應晶 體管，源區101為P型摻雜，漏區102為N型摻雜，當柵極和漏極加正電壓時，晶體管開啟， 此時，漏極的正電壓使得漏區102與源區101形成一個反向偏壓的二極管，因而降低了漏電 流。然而，隧穿型場效應晶體管雖然在可以微縮到20納米以下，但是在減小漏電流的同時， 其驅動電流卻也有所降低。
技術實現思路
本專利技術的目的在于提出一種新型的半導體器件及其制備方法，該半導體器件在抑 制漏電流產生的同時，也可以提高驅動電流。本專利技術提出的新型的半導體器件，它包括一個半導體襯底、在所述半導體襯底上 形成的一個N型隧穿晶體管和一個P型MOS晶體管。所述的半導體襯底為單晶硅、多晶硅 或者絕緣體上的硅(SOI)。進一步地，對于所述的N型隧穿應晶體管采用垂直溝道結構，還包括在所述半導 體襯底內垂直溝道之下形成的具有第一種摻雜類型的漏區；在所述半導體襯底內垂直溝道 之上形成的具有第二種摻雜類型的源區；在所述垂直溝道的兩側形成的垂直于襯底表面的 柵區。所述的第一種摻雜類型為η型，第二種摻雜類型為P型。所述的柵區包括一層柵氧 化層、一層高K材料層和一層金屬柵材料，所述的金屬柵材料為TiN、TaN、Ru02、Ru或WSi合 金，或者其摻雜的多晶硅材料。更進一步地，對于所述的P型MOS晶體管采用凹陷溝道結構，還包括所述半導體 襯底內的第一種摻雜類型的區域；在所述半導體襯底內凹陷溝道區域的兩側形成的具有第 二種摻雜類型的源區和漏區；在所述凹陷溝道區域之上形成的覆蓋整個凹陷溝道區域的柵 區。所述的第一種摻雜類型為η型，第二種摻雜類型為ρ型。所述的柵區包括一層柵氧化 層、一層高K材料層和一層金屬柵材料，所述的金屬柵材料為TiN、TaN, RuO2, Ru、WSi合金 或者摻雜的多晶硅材料。垂直溝道的雙柵隧穿晶體管在減小漏電流的同時也可以獲得更高的驅動電流，而且凹陷型的溝道結構，使得P型MOS晶體管的溝道長度可以大于水平方向的柵長，從而抑制 了漏電流的產生。同時，金屬柵和高介電常數柵介質的使用，一方面降低了柵極的漏電流， 另一方面也可以降低柵介質的電學厚度，從而可以提高柵極對溝道電流的控制能力。本專利技術還提出了這種新型的半導體器件的制造方法，包括如下步驟提供一個具有第一種摻雜類型的半導體襯底；進行離子注入，在所述半導體襯底內形成第一種摻雜類型的區域；進行離子注入，在所述半導體襯底內形成第二種摻雜類型的區域；淀積形成一層硬質掩膜和第一層光刻膠；掩膜曝光刻蝕暴露出襯底，并刻蝕襯底形成器件的凹陷溝道結構；第一層光刻膠剝離；旋涂形成第二層光刻膠；掩膜曝光刻蝕暴露出襯底，并刻蝕襯底形成器件的垂直溝道結構；剝除第二層光刻膠和剩余的硬質掩膜；依次形成第一種絕緣薄膜、第二種絕緣薄膜、第一種導電薄膜和第三層光刻膠；掩膜曝光刻蝕形成器件的柵極結構；第三層光刻膠剝離；淀積第三種絕緣薄膜并對其進行刻蝕形成側墻結構；刻蝕所述第一種、第二種絕緣薄膜以露出所述第一種、第二種摻雜類型的區域；淀積第三種絕緣薄膜，并對其進行刻蝕形成通孔；淀積第二種導電薄膜形成電極。進一步地，所述的半導體襯底為單晶硅、多晶硅或者絕緣體上的硅(S0I)。所 述的硬質掩膜為二氧化硅或者氮化硅。所述第一種絕緣薄膜為二氧化硅，其厚度范圍為 0. I-Inm0所述第二層絕緣薄膜為高介電常數介質，可以為氧化鉿、氧化鋯、氧化鑭、氧化鉭、 氧化鍶或氧化銥，其厚度范圍為3-lOnm。所述第三種絕緣薄膜為二氧化硅、氮化硅或者為它 們之間相混合的絕緣材料。所述第一種導電薄膜為金屬柵材料，可以為TiN、TaN, RuO2, Ru 或WSi合金，或者為其摻雜的多晶硅材料。所述第二種導電薄膜為金屬鋁、金屬鎢或者為其 它金屬導電材料。所述的第一種摻雜類型為η型；第二種摻雜類型為P型。更進一步地，所述凹陷溝道結構的刻蝕過程和所述垂直溝道結構刻蝕過程也可以 進行互換，即可以先刻蝕形成器件的垂直溝道結構，再進行刻蝕形成器件的凹陷溝道結構。采用本專利技術的半導體器件可以構成一個倒相器集成電路，并且可以降低晶體管中 的漏電流，降低集成電路芯片的功耗。附圖說明圖1是現有的平面溝道的隧穿場效應晶體管的剖面圖。圖2至圖8是制造本專利技術提供的一種半導體器件的實施例工藝流程圖。圖9a和圖9b是對圖8所示半導體器件施加不同電壓時構成的一個倒相器的等效電路圖。具體實施例方式下面將參照附圖對本專利技術的一個示例性實施方式作詳細說明。在圖中，為了方便 說明，放大了層和區域的厚度，所示大小并不代表實際尺寸。盡管這些圖并不是完全準確的 反映出器件的實際尺寸，但是它們還是完整的反映了區域和組成結構之間的相互位置，特 別是組成結構之間的上下和相鄰關系。參考圖是本專利技術的理想化實施例的示意圖，本專利技術所示的實施例不應該被認為僅 限于圖中所示區域的特定形狀，而是包括所得到的形狀，比如制造引起的偏差。同時在下面 的描述中，所使用的術語晶片和襯底可以理解為包括正在工藝加工中的半導體晶片，可能 包括在其上所制備的其它薄膜層。首先，在提供的半導體襯底上淀積形成一層光刻膠201，并通過掩膜曝光光刻出需 摻雜的圖形，然后進行η型雜質離子注入形成摻雜的區域202，如圖2。其中，襯底200a為 含輕摻雜η型或者ρ型雜質的硅層，或為絕緣氧化層；襯底200b為含輕ρ型雜質的硅層，或 為絕緣氧化層；襯底200c為輕摻雜η型雜質的硅層。接下來，剝離光刻膠201，然后進行ρ型雜質離子注入形成摻雜的區域203，如圖3 所示。接下來，再淀積形成一層氮化硅薄膜210和一層光刻膠，然后采用干法刻蝕與濕 法刻蝕相結合的刻蝕方法形成器件的凹陷溝道區域211，然后剝除剩余的光刻膠，形成如圖 4所示的結構。接下來，旋涂一層新的光刻膠，然后刻本文檔來自技高網...

【技術保護點】
一種半導體器件，其特征在于，該半導體器件包括一個半導體襯底、在所述半導體襯底上形成的一個Ｎ型隧穿晶體管和一個Ｐ型ＭＯＳ晶體管。

【技術特征摘要】

【專利技術屬性】
技術研發人員：臧松干，王鵬飛，張衛，
申請(專利權)人：復旦大學，
類型：發明
國別省市：31[中國|上海]