半導體元件及其制造方法技術

本發明專利技術公開一種半導體元件以及一種半導體元件的制造方法，所述半導體元件包括基底以及柵極結構。基底具有溝槽。柵極結構設置于溝槽中，且包括遮蔽柵極、控制柵極、第一絕緣層、第二絕緣層以及第三絕緣層。遮蔽柵極包括下部柵極以及上部柵極。下部柵極包括由多個電極組成的階梯式結構，且多個電極中的一者的寬度隨著越遠離上部柵極而越小。上部柵極設置于下部柵極上，且上部柵極的寬度小于最靠近上部柵極的下部柵極中的電極的寬度。控制柵極設置于遮蔽柵極上。第一絕緣層設置于遮蔽柵極與基底之間。第二絕緣層設置于遮蔽柵極上，以將遮蔽柵極與控制柵極分隔。第三絕緣層設置于控制柵極與基底之間。與基底之間。與基底之間。

【技術實現步驟摘要】
半導體元件及其制造方法


[0001]本專利技術涉及一種半導體元件及其制造方法，且特別是涉及一種功率半導體元件及其制造方法。

技術介紹

[0002]功率半導體元件在操作時須具有低的柵極至漏極電容，以確保其具有足夠的反應速度且避免于切換時產生多余的損耗。對此，使用具有遮蔽柵極的溝槽式金屬氧化物半導體晶體管元件的設計可有效地達成其所需的條件。
[0003]隨著制造出的功率半導體元件的尺寸逐漸縮小的趨勢，在保持有低的柵極至漏極電容的情況下，進一步地提高功率半導體元件的擊穿電壓及/或降低功率半導體元件的導通電阻為當前的目標之一。

技術實現思路

[0004]本專利技術提供一種半導體元件及其制造方法，此半導體元件在保持有低的柵極至漏極電容的情況下可具有經提高的擊穿電壓以經降低的導通電阻。
[0005]本專利技術的半導體元件包括基底以及柵極結構。基底具有溝槽。柵極結構設置于溝槽中，且包括遮蔽柵極、控制柵極、第一絕緣層、第二絕緣層以及第三絕緣層。遮蔽柵極包括下部柵極以及上部柵極。下部柵極包括由多個電極組成的階梯式結構，且多個電極中的一者的寬度隨著越遠離上部柵極而越小。上部柵極設置于下部柵極上，且上部柵極的寬度小于最靠近上部柵極的下部柵極中的電極的寬度。控制柵極設置于遮蔽柵極上。第一絕緣層設置于遮蔽柵極與基底之間。第二絕緣層設置于遮蔽柵極上，以將遮蔽柵極與控制柵極分隔。第三絕緣層設置于控制柵極與基底之間。
[0006]在本專利技術的一實施例中，上述的下部柵極包括第一導電層以及第二導電層，其中第二導電層設置于第一導電層上，且第二導電層包括多個電極。
[0007]在本專利技術的一實施例中，上述的第二導電層包括依序層疊的第一電極、第二電極以及第三電極，第三電極的寬度大于第二電極的寬度，且第二電極的寬度大于第一電極的寬度。
[0008]在本專利技術的一實施例中，上述的第一電極的寬度大于第一導電層的寬度。
[0009]在本專利技術的一實施例中，上述的半導體元件還包括基底區以及源極區。基底區設置于基底中且位于相鄰的溝槽之間，并具有第一導電型。源極區設置于基底區中且具有第二導電型。上述的第一導電型為P型，且第二導電型為N型；或者上述的第一導電型為N型，且第二導電型為P型。
[0010]在本專利技術的一實施例中，上述的第一導電層的頂表面至第一導電層的底表面的高度為1.5μm～2.0μm。
[0011]在本專利技術的一實施例中，上述的第一電極的頂表面至第一電極的底表面的高度為0.7μm～1.2μm，第二電極的頂表面至第二電極的底表面的高度為0.7μm～1.2μm，且第三電
極的頂表面至第三電極的底表面的高度為0.3μm～0.6μm。
[0012]在本專利技術的一實施例中，上述的第一電極與溝槽的側壁之間的距離為第二電極與溝槽的側壁之間的距離為且第三電極與溝槽的側壁之間的距離為
[0013]本專利技術的半導體元件的制造方法包括進行以下步驟。首先，提供包括溝槽的基底，基底上形成有絕緣材料層，其中溝槽包括第一容置空間。接著，在溝槽中形成遮蔽柵極，其包括以下步驟。步驟(a)：在溝槽中填入第一導電材料層；步驟(b)：在溝槽中移除部分的第一導電材料層，以暴露出部分的第一容置空間；步驟(c)：利用各向同性蝕刻制作工藝于溝槽中移除部分的絕緣材料層；步驟(d)：重復多次步驟(b)至步驟(c)的循環，以在溝槽中形成第一導電層以及具有階梯式結構的第二容置空間；步驟(e)：在溝槽中形成第二導電層，其中第二導電層部分地填入第二容置空間中，且第二導電層包括由多個電極組成的階梯式結構；步驟(f)：在溝槽的第二容置空間中形成犧牲層，其中犧牲層設置于溝槽的側壁上，以形成第三容置空間；以及步驟(g)：在溝槽中形成第三導電層，其中第三導電層部分地填入第三容置空間中。之后，在溝槽中移除犧牲層以及部分的絕緣材料層。再來，在溝槽中形成控制柵極。第二導電層包括的多個電極中的一者的寬度隨著越遠離第三導電層而越小，且第三導電層的寬度小于第二導電層中最靠近第三導電層的電極的寬度。
[0014]在本專利技術的一實施例中，在溝槽中形成遮蔽柵極的上述步驟中，進行三次步驟(b)至步驟(c)的循環。
[0015]在本專利技術的一實施例中，在溝槽中移除犧牲層以及部分的絕緣材料層的上述步驟之后，還包括于遮蔽柵極上形成柵間絕緣層，其中柵間絕緣層將遮蔽柵極與控制柵極分隔。
[0016]在本專利技術的一實施例中，在溝槽中形成控制柵極之后，還包括進行以下步驟。首先，在基底中形成具有第一導電型的基底區，其中基底區位于相鄰的溝槽之間。接著，在基底區中形成具有第二導電型的源極區。上述的第一導電型為P型，且第二導電型為N型；或者上述的第一導電型為N型，且第二導電型為P型。
[0017]基于上述，在本專利技術提供的半導體元件及其制造方法中，其中遮蔽柵極包括的下部柵極具有由多個電極組成的階梯式結構，因此，本專利技術的半導體元件可具有經提高的擊穿電壓以及經降低的導通電阻。另外，本專利技術通過使遮蔽柵極包括的上部柵極的寬度小于最靠近其的下部柵極中的電極的寬度，可避免柵極至漏極電容增加，進而保持本專利技術的半導體元件的電性。
附圖說明
[0018]圖1A至1O為本專利技術一實施例所繪示的一種半導體元件的制造方法的剖面示意圖。
[0019]符號說明
[0020]10:半導體元件
[0021]100:基底
[0022]100T:頂表面
[0023]110、400、IL:絕緣層
[0024]110a、110b、110c、110d、110e:絕緣材料層
[0025]112:第一絕緣層
[0026]114:第二絕緣層
[0027]116:第三絕緣層
[0028]118:第四絕緣層
[0029]120:第一導電層
[0030]120a、120b、120c:導電材料層
[0031]130:第二導電層
[0032]132:第一電極
[0033]134:第二電極
[0034]136:第三電極
[0035]140:第三導電層
[0036]200:基底區
[0037]300:源極區
[0038]500A、500B:接觸窗
[0039]600A、600B:內連線層
[0040]CG:控制柵極
[0041]G:柵極結構
[0042]SA:犧牲層
[0043]SG:遮蔽柵極
[0044]SG1:下部柵極
[0045]SG2:上部柵極
[0046]SP1:第一容置空間
[0047]SP21、SP22、SP23:第二容置空間
[0048]SP3:第三容置空間
[0049]T:溝槽
[0050]W1:第一寬度
[0051]W21、W22_1、W22_2、W23_1、W23_2、W23_3:第二寬度
[0052]W3:第三寬度
具體實施方式
[0053]以本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種半導體元件，包括：基底，具有溝槽；以及柵極結構，設置于所述溝槽中且包括：遮蔽柵極，包括下部柵極以及設置于所述下部柵極上的上部柵極，其中所述下部柵極包括由多個電極組成的階梯式結構，且所述多個電極中的一者的寬度隨著越遠離所述上部柵極而越小，其中所述上部柵極的寬度小于最靠近所述上部柵極的所述下部柵極中的所述電極的寬度；控制柵極，設置于所述遮蔽柵極上；第一絕緣層，設置于所述遮蔽柵極與所述基底之間；第二絕緣層，設置于所述遮蔽柵極上，以將所述遮蔽柵極與所述控制柵極分隔；以及第三絕緣層，設置于所述控制柵極與所述基底之間。2.如權利要求1所述的半導體元件，其中所述下部柵極包括第一導電層以及第二導電層，其中所述第二導電層設置于所述第一導電層上，且所述第二導電層包括所述多個電極。3.如權利要求2所述的半導體元件，其中所述第二導電層包括依序層疊的第一電極、第二電極以及第三電極，所述第三電極的寬度大于所述第二電極的寬度，所述第二電極的寬度大于所述第一電極的寬度。4.如權利要求3所述的半導體元件，其中所述第一電極的寬度大于所述第一導電層的寬度。5.如權利要求1所述的半導體元件，其還包括：基底區，設置于所述基底中且位于相鄰的溝槽之間，具有第一導電型；以及源極區，設置于所述基底區中，且具有第二導電型，其中所述第一導電型為P型，且所述第二導電型為N型；或者所述第一導電型為N型，且所述第二導電型為P型。6.如權利要求2所述的半導體元件，其中所述第一導電層的頂表面至所述第一導電層的底表面的高度為1.5μm～2.0μm。7.如權利要求2所述的半導體元件，其中所述第一電極的頂表面至所述第一電極的底表面的高度為0.7μm～1.2μm，所述第二電極的頂表面至所述第二電極的底表面的高度為0.7μm～1.2μm，且所述第三電極的頂表面至所述第三電極的底表面的高度為0.3μm～0.6μm。8.如權利要求2所述的半導體元件，其中所述第一電極與所述溝槽的側壁之間的距離為所述第二電極與所述溝槽的側壁之間的距離為且所述第三電極與所述溝槽的側壁之間的距離...

【專利技術屬性】
技術研發人員：鄭英琪，黃郁仁，陳信宏，
申請(專利權)人：力晶積成電子制造股份有限公司，
類型：發明
國別省市：