一種通用的PLL時鐘控制電路和SOC芯片制造技術

本發(fā)明專利技術提供了一種通用的PLL時鐘控制電路和SOC芯片，電路包括：PLL單元；PLL參數控制單元的輸出端連接到PLL單元，并配置為實時更新PLL單元的時鐘配置參數；時鐘控制單元的輸入端連接外部晶振和PLL單元的輸出端，并配置為基于軟件或硬件的選擇配置信息輸出選擇時鐘頻率的控制信號；時鐘切換單元的輸入端連接外部晶振、PLL單元的輸出端和時鐘控制單元的輸出端，并配置為根據時鐘控制單元輸出的控制信號選擇輸出的時鐘頻率；時鐘產生單元的輸入端連接時鐘切換單元的輸出端，并配置為接收時鐘切換單元輸出的時鐘頻率，并將時鐘切換單元輸出的時鐘頻率降頻到其他功能模塊所需的時鐘頻率。通過使用本發(fā)明專利技術的方案，能夠降低芯片成本，滿足芯片復雜的時鐘需求。滿足芯片復雜的時鐘需求。滿足芯片復雜的時鐘需求。

【技術實現步驟摘要】
一種通用的PLL時鐘控制電路和SOC芯片


[0001]本專利技術涉及計算機領域，并且更具體地涉及一種通用的PLL時鐘控制電路和SOC芯片。

技術介紹

[0002]集成電路的快速發(fā)展不斷改善人們的生活，日益增長的社會需求促使集成電路朝著片上集成系統(tǒng)SOC(片上系統(tǒng))發(fā)展。集成系統(tǒng)包含許多功能模塊：微處理器、存儲器、模擬IP、數字IP等模塊，為了實現復雜的系統(tǒng)功能，這些功能子模塊往往需要工作在一定的時序條件下，需要通過時鐘電路來為各個子模塊提供有效時鐘。
[0003]基于PLL(鎖相回路或鎖相環(huán))的時鐘技術具有結構簡單、抖動性能好、頻率范圍寬、容易實現的特點，得到了大量的應用和發(fā)展，也成為了系統(tǒng)集成電路中時鐘發(fā)生源的主要選擇之一。隨著集成電路不斷發(fā)展，SOC芯片規(guī)模越來越大，一個SOC時鐘網絡相關時鐘數量可能有成百上千，使得PLL數量隨之增多，頻點的分布也從幾KHz到幾GHz，從而導致在電路設計上需要考慮更多的時鐘使用場景。
[0004]在這種情況下，使用現有技術中分散的時鐘電路模塊容易導致時鐘控制復雜、時鐘關系混亂等問題。所以如何通過通用的時鐘網絡電路對不同的時鐘頻點進行合理可靠的控制，按照不同的時鐘控制產生子模塊所需的時鐘信號是SOC芯片設計的重要問題。隨著芯片項目設計周期越來越短，芯片設計成本越來越高，數百萬門甚至上億門電路的系統(tǒng)級芯片設計基于前期芯片的迭代設計越來越重要。現有設計中，一旦用戶的需求發(fā)生變動，需要重新設計電路，定制新的SOC芯片，成本高昂。

技術實現思路

[0005]有鑒于此，本專利技術實施例的目的在于提出一種通用的PLL時鐘控制電路和SOC芯片，通過使用本專利技術的技術方案，能夠降低芯片成本，滿足芯片復雜的時鐘需求。
[0006]基于上述目的，本專利技術的實施例的一個方面提供了一種通用的PLL時鐘控制電路，包括：
[0007]PLL單元，PLL單元配置為接收外部晶振輸出的通用時鐘單元提供的低頻信號，并將低頻系統(tǒng)時鐘倍頻到芯片所需的高頻時鐘；
[0008]PLL參數控制單元，PLL參數控制單元的輸出端連接到PLL單元，并配置為實時更新PLL單元的時鐘配置參數；
[0009]時鐘控制單元，時鐘控制單元的輸入端連接外部晶振和PLL單元的輸出端，并配置為基于軟件或硬件的選擇配置信息輸出選擇時鐘頻率的控制信號；
[0010]時鐘切換單元，時鐘切換單元的輸入端連接外部晶振、PLL單元的輸出端和時鐘控制單元的輸出端，時鐘切換單元配置為根據時鐘控制單元輸出的控制信號選擇輸出的時鐘頻率；
[0011]時鐘產生單元，時鐘產生單元的輸入端連接時鐘切換單元的輸出端，時鐘產生單
元配置為接收時鐘切換單元輸出的時鐘頻率，并將時鐘切換單元輸出的時鐘頻率降頻到其他功能模塊所需的時鐘頻率。
[0012]根據本專利技術的一個實施例，時鐘控制單元包括：
[0013]第一反相器，第一反相器的輸入端連接到可編程存儲器的輸出端；
[0014]第一與門，第一與門的第一輸入端連接到第一反相器的輸出端，第二輸入端連接到軟件配置的bypass PLL信號；
[0015]第一觸發(fā)器，第一觸發(fā)器的D引腳連接到第一與門的輸出端，CLK引腳連接外部晶振；
[0016]第二觸發(fā)器，第二觸發(fā)器的D引腳連接到第一觸發(fā)器的Q引腳，CLK引腳連接外部晶振；
[0017]第二反相器，第二反相器的輸入端連接到第二觸發(fā)器的Q引腳；
[0018]第三觸發(fā)器，第三觸發(fā)器的D引腳連接到PLL單元的Lock輸出端，CLK引腳連接外部晶振；
[0019]第四觸發(fā)器，第四觸發(fā)器的D引腳連接到第三觸發(fā)器的Q引腳，CLK引腳連接外部晶振；
[0020]延遲電路，延遲電路的輸入端連接到第四觸發(fā)器的Q引腳；
[0021]選擇器，選擇器的第一通道連接到軟件頻點選擇配置的數據，第二通道連接到延遲電路的輸出端，數據選通控制端連接到時鐘切換配置的數據；
[0022]第二與門，第二與門的第一輸入端連接到第二反相器的輸出端，第二輸入端連接到選擇器的輸出端，輸出端連接到時鐘切換單元。
[0023]根據本專利技術的一個實施例，PLL參數控制單元包括：
[0024]選擇器，選擇器的第一通道連接到PLL使能配置數據，數據選通控制端連接到PLL使能選擇數據，輸出端連接到PLL單元的PLLEN引腳；
[0025]觸發(fā)器，觸發(fā)器的D引腳連接到PLL參數配置數據，Q引腳連接到PLL單元的參數配置端口；
[0026]計數器，計數器的輸出端連接到選擇器的第二通道。
[0027]根據本專利技術的一個實施例，時鐘切換單元包括：
[0028]時鐘切換選擇器，時鐘切換選擇器的第一通道連接到外部晶振，第二通道連接到PLL單元的第一輸出端，數據選通控制端連接到時鐘控制單元的輸出端，輸出端連接到時鐘產生單元。
[0029]根據本專利技術的一個實施例，時鐘產生單元包括：
[0030]緩沖器，緩沖器的輸入端連接到時鐘切換單元的輸出端，輸出端連接到其他功能模塊；
[0031]第一時鐘門控，第一時鐘門控的輸入端連接到時鐘切換單元的輸出端，輸出端連接到其他功能模塊；
[0032]分頻器和第二時鐘門控，分頻器的輸入端連接到時鐘切換單元的輸出端，輸出端連接到第二時鐘門控的輸入端，第二時鐘門控的輸出端連接到其他功能模塊。
[0033]本專利技術的實施例的另一個方面，還提供了一種SOC芯片，SOC芯片包括通用的PLL時鐘控制電路，通用的PLL時鐘控制電路包括：
[0034]PLL單元，PLL單元配置為接收外部晶振輸出的通用時鐘單元提供的低頻信號，并將低頻系統(tǒng)時鐘倍頻到芯片所需的高頻時鐘；
[0035]PLL參數控制單元，PLL參數控制單元的輸出端連接到PLL單元，并配置為實時更新PLL單元的時鐘配置參數；
[0036]時鐘控制單元，時鐘控制單元的輸入端連接外部晶振和PLL單元的輸出端，并配置為基于軟件或硬件的選擇配置信息輸出選擇時鐘頻率的控制信號；
[0037]時鐘切換單元，時鐘切換單元的輸入端連接外部晶振、PLL單元的輸出端和時鐘控制單元的輸出端，時鐘切換單元配置為根據時鐘控制單元輸出的控制信號選擇輸出的時鐘頻率；
[0038]時鐘產生單元，時鐘產生單元的輸入端連接時鐘切換單元的輸出端，時鐘產生單元配置為接收時鐘切換單元輸出的時鐘頻率，并將時鐘切換單元輸出的時鐘頻率降頻到其他功能模塊所需的時鐘頻率。
[0039]根據本專利技術的一個實施例，時鐘控制單元包括：
[0040]第一反相器，第一反相器的輸入端連接到可編程存儲器的輸出端；
[0041]第一與門，第一與門的第一輸入端連接到第一反相器的輸出端，第二輸入端連接到軟件配置的bypass PLL信號；
[0042]第一觸發(fā)器，第一觸發(fā)器的D引腳連接到第一與門的輸出端，CLK引腳連接外部晶振；
[0043]第二觸發(fā)器，第二觸發(fā)器的D引腳連接本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種通用的PLL時鐘控制電路，其特征在于，包括：PLL單元，所述PLL單元配置為接收外部晶振輸出的通用時鐘單元提供的低頻信號，并將低頻系統(tǒng)時鐘倍頻到芯片所需的高頻時鐘；PLL參數控制單元，所述PLL參數控制單元的輸出端連接到PLL單元，并配置為實時更新PLL單元的時鐘配置參數；時鐘控制單元，所述時鐘控制單元的輸入端連接外部晶振和PLL單元的輸出端，并配置為基于軟件或硬件的選擇配置信息輸出選擇時鐘頻率的控制信號；時鐘切換單元，時鐘切換單元的輸入端連接外部晶振、PLL單元的輸出端和時鐘控制單元的輸出端，時鐘切換單元配置為根據時鐘控制單元輸出的控制信號選擇輸出的時鐘頻率；時鐘產生單元，時鐘產生單元的輸入端連接時鐘切換單元的輸出端，時鐘產生單元配置為接收時鐘切換單元輸出的時鐘頻率，并將時鐘切換單元輸出的時鐘頻率降頻到其他功能模塊所需的時鐘頻率。2.根據權利要求1所述的電路，其特征在于，時鐘控制單元包括：第一反相器，第一反相器的輸入端連接到可編程存儲器的輸出端；第一與門，第一與門的第一輸入端連接到第一反相器的輸出端，第二輸入端連接到軟件配置的bypass PLL信號；第一觸發(fā)器，第一觸發(fā)器的D引腳連接到第一與門的輸出端，CLK引腳連接外部晶振；第二觸發(fā)器，第二觸發(fā)器的D引腳連接到第一觸發(fā)器的Q引腳，CLK引腳連接外部晶振；第二反相器，第二反相器的輸入端連接到第二觸發(fā)器的Q引腳；第三觸發(fā)器，第三觸發(fā)器的D引腳連接到PLL單元的Lock輸出端，CLK引腳連接外部晶振；第四觸發(fā)器，第四觸發(fā)器的D引腳連接到第三觸發(fā)器的Q引腳，CLK引腳連接外部晶振；延遲電路，延遲電路的輸入端連接到第四觸發(fā)器的Q引腳；選擇器，選擇器的第一通道連接到軟件頻點選擇配置的數據，第二通道連接到延遲電路的輸出端，數據選通控制端連接到時鐘切換配置的數據；第二與門，第二與門的第一輸入端連接到第二反相器的輸出端，第二輸入端連接到選擇器的輸出端，輸出端連接到時鐘切換單元。3.根據權利要求1所述的電路，其特征在于，PLL參數控制單元包括：選擇器，選擇器的第一通道連接到PLL使能配置數據，數據選通控制端連接到PLL使能選擇數據，輸出端連接到PLL單元的PLLEN引腳；觸發(fā)器，觸發(fā)器的D引腳連接到PLL參數配置數據，Q引腳連接到PLL單元的參數配置端口；計數器，計數器的輸出端連接到選擇器的第二通道。4.根據權利要求1所述的電路，其特征在于，時鐘切換單元包括：時鐘切換選擇器，時鐘切換選擇器的第一通道連接到外部晶振，第二通道連接到PLL單元的第一輸出端，數據選通控制端連接到時鐘控制單元的輸出端，輸出端連接到時鐘產生單元。5.根據權利要求1所述的電路，其特征在于，時鐘產生單元包括：
緩沖器，緩沖器的輸入端連接到時鐘切換單元的輸出端，輸出端連接到其他功能模塊；第一時鐘門控，第一時鐘門控的輸入端連接到時鐘切換單元的輸出端，輸出端連接到其他功能模塊；分頻器和第二時鐘門控，分頻器的輸入端連接到時鐘切換單元的輸出端，輸出端連接到第二時鐘門控的輸入端，第二時鐘門控的輸出端連接到其他功能模塊。6.一種SOC芯片，其特征在于，所述SOC芯片包...

【專利技術屬性】
技術研發(fā)人員：張茜，王明明，楊海波，
申請(專利權)人：山東云海國創(chuàng)云計算裝備產業(yè)創(chuàng)新中心有限公司，
類型：發(fā)明
國別省市：