可多重配置的觸發器電路制造技術

本發明專利技術屬于時序電路技術領域，具體為一種可多重配置的觸發器電路。該電路由數據輸入控制電路、同步復置位控制電路、時鐘控制電路和觸發器主體電路連接組成。并且可以根據功能的需要，配置成上升沿或者下降沿觸發、同步或者異步、擁有置位端、清零端以及使能端的各類２８種Ｄ觸發器電路以及鎖存器電路，供用戶選擇。

【技術實現步驟摘要】

本專利技術屬于時序電路
，具體涉及一種可配置器件中的觸發器電路。
技術介紹
在電路設計中，人們經常使用觸發器電路作為電路的記憶元件，配合組合邏輯來實現 時序電路的功能。而在各種類型的觸發器電路中，D觸發器是最簡單最基本的觸發器電路， 其他類型的如RS、 JK、 T等觸發器都可以通過D觸發器加上一些組合邏輯門來實現。而 根據具體的電路功能要求，可以選擇不同類型不同功能的觸發器來完成具體的時序電路。 以D觸發器為例，有邊沿觸發器、電平觸發器。邊沿觸發器中有上升沿觸發器和下降沿觸 發器；電平觸發器又分為高電平觸發器和低電平觸發器。擁有同步復置位的觸發器，擁有 輸入使能端的觸發器，以及擁有上述功能各種組合的觸發器。總而言之，觸發器電路根據 功能需要會有多種多樣的電路形式。在可配置器件(如FPGA)中，可通過可配置的邏輯單元配合可配置的互連資源來實 現各種電路功能。要實現時序電路就要求在可配置的邏輯單元中也要有觸發器電路，來配 置實現相關時序電路的功能。為了能實現各種時序電路，我們需要能夠實現各種不同類型 的觸發器電路。由于觸發器的種類很多，人們無法通過一個觸發器電路能配置出所有的觸 發器電路。現在較為常見的方法，是設計一個能實現一定功能的觸發器電路，然后通過和 邏輯單元內其他可配置的組合邏輯單元配合來形成其他類型的觸發器電路。這一方法可以減小邏輯單元內觸發器單元電路的復雜度，同時又能保證可配置器件能 夠配置出所要求的觸發器電路。但是如果邏輯單元內觸發器單元電路過于簡單，在通過組 合邏輯配合形成所要求的觸發器單元，有會造成觸發器延時特性的降低，組合邏輯的利用 率下降的缺點。如何設計邏輯單元內觸發器的單元電路就成了可配置器件高效配置時序電 路的關鍵。D觸發器是最簡單最基本的觸發器電路，電路具有通用性，基本上所有時序電路都可 以通過D觸發器來配置完成，而且其他類型的觸發器電路也可以通過D觸發器配合組合 邏輯產生。我們考慮設計一個可以實現基本所有D觸發器功能的電路，同時通過邏輯單元 中組合邏輯的配合來實現其他類型的觸發器電路。本專利技術中的可多重配置的觸發器電路， 就是通過較少的門電路就可以幾乎實現所有的D觸發器的電路，包括上升沿、下降沿的邊 沿觸發器，高低電平的鎖存器，有同異步的置復位端以及輸入使能端的觸發器。而通過對 輸入信號或是編程點的控制就能簡單的配置成這些不同功能的觸發器電路。
技術實現思路
本專利技術的目的在于提供一種可配置出各種不同功能的觸發器電路，供用戶選擇。本專利技術提出的觸發器電路，可通過輸入的控制信號或者編程點對觸發器電路進行配 置，使其能夠實現各種共28類的D觸發器電路以及鎖存器電路的功能。具體的電路結構 以及電路功能如下描述-圖1為可配置的觸發器的整體框架圖，圖2到圖5分別為整體框架圖中各組成模塊的 邏輯電路圖。其中圖2為數據輸入控制電路圖，是由數據輸入端、控制端以及輸出反饋端 組成的組合邏輯，此模塊實現表3所描述的電路功能，圖6為此模塊的門級電路圖，采用 這樣的門級電路會比直接根據電路圖畫出的門級電路更加簡單有效；圖3為異步復置位控 制電路圖，是由復置位信號以及同異步選擇信號組成的組合邏輯，此模塊實現如表4所描 述的電路功能；圖4為時鐘控制電路圖，是由時鐘信號以及邊沿觸發選擇信號組成的組合 邏輯，實現觸發邊沿控制的功能。圖5為觸發器主體電路圖，是在一個帶有異步復置位端 的主從觸發器的基礎上，加上了觸發器和鎖存器輸出選擇電路以及輸出反饋端。如圖1所示，IOO就是可多重配置的觸發器電路，它包括數據輸入控制電路IOI、同步 復置位控制電路102、時鐘控制電路103、觸發器主體電路104。可多重配置的觸發器電路 的端口包括數據輸入端D、使能端E、時鐘端CK、復位端R、置位端S、同異步選擇端 DS_S、鎖存器觸發器選擇端LF_S、時鐘有效邊沿選擇端RF一S和數據輸出端Q，如表2 所示。其中DS—S， LF—S， RF—S三個輸入可以接控制端輸入，也可以作為編程點輸入。數據輸入控制電路101的輸入為D、 E、 S、 R、 DS—S和DQ，輸出為Dl，其中DQ 為觸發器主體電路104的輸出，而D1則作為觸發器主體電路104的一個輸入；同異步控 制電路102的輸入為S、 R和DS一S，輸出為SS和SR，其中SS和SR同為觸發器主體電 路104的輸入；時鐘控制電路103的輸入為CK和RF—S，輸出為C和CN，其中C和CN 同為觸發器主體電路104的輸入；觸發器主體電路104的輸入Dl、 SS、 SR、 C、 CN和 LF—S，輸出為DQ和Q，其中D1、 SS、 SR、 C和CN分別來自數據輸入控制電路101、 同異步控制電路102和時鐘控制電路103的輸出，而DQ則作為數據輸入控制電路101的 一個輸入。如圖2所示，101為數據輸入控制電路。電路輸入端為D、 E、 S、 DS—S、 R禾卩DQ， 輸出端為D1。電路是由三輸入或非門208、兩輸入或門207、三輸入與門206、三輸入與 門205、兩輸入與非門204、反相器203、反相器202和反相器201組成。其中三輸入或非 門208的輸出端為Dl，其三個輸入端分別來自三輸入與門205、三輸入與門206和兩輸入 或門207的輸出；兩輸入或門207的輸出端作為三輸入或非門208的一個輸入，其兩個輸 入端分別為DS—S和R;三輸入與門206的輸出端作為三輸入或非門208的一個輸入，其 三個輸入端分別來自兩輸入與非門204的輸出、反相器202的輸出和反相器203的輸出； 三輸入與門205的輸出端作為三輸入或非門208的一個輸入，其三個輸入端分別來自反相 器201的輸出、E和反相器204的輸出；兩輸入與非門204的輸出端作為三輸入與門205 和三輸入與門206的一個輸入端，其兩個輸入端分別為S和DS—S;反相器203的輸出端 為三輸入與門206的一個輸入，其輸入端為DQ;反相器202的輸出端為三輸入與門206 的一個輸入，其輸入端為E;反相器201的輸出端為三輸入與門205的一個輸入，其輸入 端為D。但由于按照這樣的邏輯電路來畫門級電路的話，電路的延遲性能不十分理想，因此， 本專利技術采用的門級電路如圖6所示。601、 602和603分別為P1和N1、 P2和N2以及P3 和N3組成的反相器單元，其輸入分別為E、 8和08_8，輸出分別為NE、 NS和NDS—S， 其功能為得到輸入信號的反相信號；604為P4、 P5、 P6以及N4、 N5、 N6組成的一個三 輸入或非門單元，其三個輸入分別為NDS—S、 R和NS，輸出為TO; 605為P7、 P8以及 N7、 N8組成了一個兩輸入與非門單元，其兩個輸入分別為DS一S和R，輸出為T1; 606 為P9、 PIO、 Pll、 P12、 P13、 P14、 P15以及N9、 NIO、 Nll、 N12、 N13、 N14、 N15組 成的八輸入電路單元，其八個輸入分別為T0、 Tl、 E、 NE、 DQ、 D、 C和CN，輸出為 PM。其電路功能與DS—S、 R和S有關，當同異步復置位信號DS—S為O時，即電路配置 成異步復置位時，根據電路604和605， TO為0, Tl為1，那么在電路606中，P9、 N9 導通，P1本文檔來自技高網...

【技術保護點】
一種可多重配置的觸發器電路，其特征在于它包括數據輸入控制電路（１０１）、同步復置位控制電路（１０２）、時鐘控制電路（１０３）、觸發器主體電路（１０４）；可多重配置的觸發器電路的端口包括數據輸入端Ｄ、使能端Ｅ、時鐘端ＣＫ、復位端Ｒ、置位端Ｓ、同異步選擇端ＤＳ＿Ｓ、鎖存器觸發器選擇端ＬＦ＿Ｓ、時鐘有效邊沿選擇端ＲＦ＿Ｓ和數據輸出端Ｑ，其中ＤＳ＿Ｓ，ＬＦ＿Ｓ，ＲＦ＿Ｓ三個輸入可以接控制端輸入，也可以作為編程點輸入；其中：數據輸入控制電路（１０１）的輸入為Ｄ、Ｅ、Ｓ、Ｒ、ＤＳ＿Ｓ和ＤＱ，輸出為Ｄ１，其中ＤＱ為觸發器主體電路（１０４）的輸出，而Ｄ１則作為觸發器主體電路（１０４）的一個輸入；同異步控制電路（１０２）的輸入為Ｓ、Ｒ和ＤＳ＿Ｓ，輸出為ＳＳ和ＳＲ，其中ＳＳ和ＳＲ同為觸發器主體電路（１０４）的輸入；時鐘控制電路（１０３）的輸入為ＣＫ和ＲＦ＿Ｓ，輸出為Ｃ和ＣＮ，其中Ｃ和ＣＮ同為觸發器主體電路（１０４）的輸入；觸發器主體電路（１０４）的輸入Ｄ１、ＳＳ、ＳＲ、Ｃ、ＣＮ和ＬＦ＿Ｓ，輸出為ＤＱ和Ｑ，其中Ｄ１、ＳＳ、ＳＲ、Ｃ和ＣＮ分別來自數據輸入控制電路（１０１）、同異步控制電路（１０２）和時鐘控制電路（１０３）的輸出，而ＤＱ則作為數據輸入控制電路（１０１）的一個輸入。...

【技術特征摘要】

【專利技術屬性】
技術研發人員：來金梅，盧海舟，王元，童家榕，
申請(專利權)人：復旦大學，
類型：發明
國別省市：31[中國|上海]