包括觸發器的半導體電路制造技術

本發明專利技術提供一種包括觸發器的半導體電路。一種半導體電路包括第一電路和第二電路。第一電路基于輸入數據的邏輯電平、時鐘信號的邏輯電平和第一節點的邏輯電平來確定第二節點的邏輯電平和第三節點的邏輯電平。第二電路基于時鐘信號的邏輯電平、第二節點的邏輯電平和第三節點的邏輯電平來確定第一節點的邏輯電平。第一電路包括子電路和第一晶體管。第一電路的子電路基于輸入數據的邏輯電平和第一節點的邏輯電平來確定第二節點的邏輯電平。第一晶體管由時鐘信號的邏輯電平門控，以將第三節點與第二節點連接。

【技術實現步驟摘要】
本申請要求于2015年9月7日提交到韓國知識產權局的第10-2015-0126269號韓國專利申請的優先權，其公開通過引用被全部合并于此。
本公開涉及一種包括觸發器的半導體電路。
技術介紹
由于工藝的小型化，更多邏輯電路被集成在單個芯片上。因此，芯片的單位單元面積的大小直接影響芯片的集成。另外，由于在數字系統內用于根據時鐘信號發送數據的觸發器的性能與系統的性能直接有關，所以實現高速觸發器以實現高速系統越來越成為重要的問題。然而，在實現高速觸發器時，從布局的角度，存在觸發器的面積增大的問題。
技術實現思路
本公開的各方面提供一種包括高速觸發器的半導體電路，其中，產品的可靠性增強并且單位單元面積減小。然而，本公開的各方面不限于這里所闡述的那些。對于本公開所屬領域的普通技術人員而言，本公開的以上和其它方面將通過參考下面給出的本公開的詳細描述而變得更顯而易見。根據本公開的一方面，提供一種半導體電路，其包括第一電路和第二電路。第一電路基于輸入數據的邏輯電平、時鐘信號的邏輯電平和第一節點的邏輯電平來確定第二節點的邏輯電平和第三節點的邏輯電平。第二電路基于時鐘信號的邏輯電平、第二節點的邏輯電平和第三節點的邏輯電平來確定第一節點的邏輯電平。第一電路包括子電路和第一晶體管。第一電路的子電路基于輸入數據的邏輯電平和第一節點的邏輯電平來確定第二節點的邏輯電平。第一晶體管由時鐘信號的邏輯電平門控以將第三節點與第二節點連接。根據本公開的另一方面，提供一種半導體電路，其包括第一電路、第二電路和鎖存電路。第一電路基于輸入數據的邏輯電平、時鐘信號的邏輯電平和第一節點的邏輯電平來確定第二節點的邏輯電平和第三節點的邏輯電平。第二電路基于時鐘信號的邏輯電平、第二節點的邏輯電平和第三節點的邏輯電平來確定第一節點的邏輯電平。鎖存電路基于時鐘信號的邏輯電平和第三節點的邏輯電平來確定輸出端子的邏輯電平。當時鐘信號的邏輯電平為第一邏輯電平時，第二節點的邏輯電平被發送至第三節點，第三節點的邏輯電平被發送至輸出端子。根據本公開的另一方面，提供一種半導體電路，其包括第一電路、第二電路和鎖存電路。第一電路基于輸入數據的邏輯電平、時鐘信號的邏輯電平和第一節點的邏輯電平來確定第二節點的邏輯電平和第三節點的邏輯電平。第二電路基于時鐘信號的邏輯電平、第二節點的邏輯電平和第三節點的邏輯電平來確定第一節點的邏輯電平。鎖存電路基于時鐘信號的邏輯電平和第三節點的邏輯電平來確定輸出端子的邏輯電平。當時鐘信號的邏輯電平或第三節點的邏輯電平為第一邏輯電平時，第一節點被預充電。當時鐘信號的邏輯電平或第二節點的邏輯電平為不同于第一邏輯電平的第二邏輯電平時，第一節點被放電。當時鐘信號的邏輯電平或第一節點的邏輯電平為第一邏輯電平時，第三節點被預充電，并且當時鐘信號的邏輯電平、輸入數據的邏輯電平和第一節點的邏輯電平全部為第二邏輯電平時，第三節點被放電。附圖說明通過參照附圖詳細描述其示例性實施例，本公開的以上和其它方面和特征將變得更顯而易見，其中：圖1是示出根據本公開的實施例的半導體電路的電路圖；圖2是示出根據本公開的實施例的半導體電路的框圖；圖3是示出圖1的第一電路中所包括的第二子電路的電路圖；圖4至圖7是用于解釋根據本公開的實施例的半導體電路的操作的時序圖；圖8是示出根據本公開的另一實施例的半導體電路的電路圖；圖9是示出根據本公開的又一實施例的半導體電路的電路圖；圖10和圖11是用于解釋根據本公開的一些實施例的半導體電路的操作的時序圖；圖12是示出根據本公開的另一實施例的半導體電路的電路圖；圖13是示出根據本公開的另一實施例的半導體電路的電路圖；圖14是用于解釋根據本公開的一些實施例的半導體電路的操作的時序圖；圖15是根據本公開的實施例的包括半導體電路的SoC系統的框圖；圖16是根據本公開的實施例的包括半導體電路的電子系統的框圖。具體實施方式本公開的優點和特征及其實現方法可通過參照優選實施例的以下詳細描述和附圖來更容易地理解。然而，本公開可按照許多不同的形式來具體實現，不應被解釋為限于本文所闡述的實施例。相反，提供這些實施例以使得本公開將徹底和完整并且將向本領域技術人員充分傳達本公開的概念，本公開將僅由所附權利要求限定。在附圖中，為了清晰夸大了層和區域的厚度。將理解，當元件或層被稱作“在”另一元件或層“上”或者“連接至”另一元件或層時，它可直接在所述另一元件或層上或者直接連接至所述另一元件或層，或者可存在中間元件或層。相比之下，當元件被稱作“直接在”另一元件或層“上”或者“直接連接至”另一元件或層時，不存在中間元件或層。相似的標號始終指代相似的元件。如本文所用，術語“和/或”包括一個或更多個相關所列項的任何和所有組合。為了易于描述，本文中可使用諸如“下方”、“下面”、“下部”、“上面”、“上部”等的空間相對術語來描述如圖所示的一個元件或特征與另一元件或特征的關系。將理解，除了圖中所描繪的取向以外，空間相對術語旨在涵蓋所使用或操作的裝置的不同取向。例如，如果在圖中裝置被翻轉，則被描述為“在”其它元件或特征“下面”或“下方”的元件將取向為“在”其它元件或特征“上面”。因此，示例性術語“下面”可涵蓋上面和下面兩種取向。所述裝置可另外取向(旋轉90度或者其它取向)，相應地解釋本文所使用的空間相對描述語。除非本文中另外地指示或者通過上下文清楚地否認，否則在描述本公開的上下文中(特別是在下面的權利要求的上下文中)使用冠詞術語和相似的指示物將被解釋為涵蓋單數和復數二者。除非另外指出，否則術語“包括”、“具有”和“包含”將被解釋為開放式術語(即，表示“包括但不限于”)。將理解，盡管本文中可使用術語第一、第二等來描述各種元件，這些元件不應受這些術語限制。這些術語僅用于將一個元件與另一元件相區分。因此，例如，在不脫離本公開的教導的情況下，下面所討論的第一元件、第一組件或第一區段可被稱為第二元件、第二組件或第二區段。將參照示出本公開的優選實施例的透視圖、橫截面圖和/或平面圖來描述本公開。因此，示例圖的剖面可根據制造技術和/或觀察來修改。即，本公開的實施例并非意在限制本公開的范圍，而是涵蓋可由制造工藝的改變導致的所有改變和修改。因此，圖中所示的區域以示意形式示出，區域的形狀通過例示簡單地呈現，而非作為限制。除非另外定義，否則本文所使用的所有技術和科學術語具有本公開所屬領域的普通技術人員通常理解的相同含義。需要注意的是，除非另外指明，否則本文所提供的任何和所有示例或者示例性術語的使用僅意在更好地闡明本公開，而不是對本公開的范圍的限制。另外，除非另外定義，否則常用字典中所定義的所有術語不可過度地解釋。圖1是示出根據本公開的實施例的半導體電路的電路圖。圖2是示出根據本公開的實施例的半導體電路的框圖。圖3是示出圖1的第一電路中所包括的第二子電路的電路圖。參照圖1和圖2，根據本公開的實施例的半導體電路包括第一電路100、第二電路200和鎖存電路300。第一電路100可基于輸入數據D的邏輯電平、時鐘信號CLK的邏輯電平和節點NET1的邏輯電平來確定節點NET2的邏輯電平和節點NET0的邏輯電平。第二電路200可基于時鐘信號CLK的邏輯電平、節點NET2的邏輯電平和節點NET0的邏輯電平來確定節點NET1的本文檔來自技高網...

【技術保護點】
一種半導體電路，包括：第一電路，基于輸入數據的邏輯電平、時鐘信號的邏輯電平和第一節點的邏輯電平來確定第二節點的邏輯電平和第三節點的邏輯電平；以及第二電路，基于時鐘信號的邏輯電平、第二節點的邏輯電平和第三節點的邏輯電平來確定第一節點的邏輯電平，其中，第一電路包括：子電路，基于輸入數據的邏輯電平和第一節點的邏輯電平來確定第二節點的邏輯電平；以及第一晶體管，由時鐘信號的邏輯電平門控，以將第三節點與第二節點連接。

【技術特征摘要】
2015.09.07 KR 10-2015-01262691.一種半導體電路，包括：第一電路，基于輸入數據的邏輯電平、時鐘信號的邏輯電平和第一節點的邏輯電平來確定第二節點的邏輯電平和第三節點的邏輯電平；以及第二電路，基于時鐘信號的邏輯電平、第二節點的邏輯電平和第三節點的邏輯電平來確定第一節點的邏輯電平，其中，第一電路包括：子電路，基于輸入數據的邏輯電平和第一節點的邏輯電平來確定第二節點的邏輯電平；以及第一晶體管，由時鐘信號的邏輯電平門控，以將第三節點與第二節點連接。2.根據權利要求1所述的半導體電路，其中，第一電路還包括：第二晶體管，由第一節點的邏輯電平的反相值門控，以將第三節點上拉；以及第三晶體管，并聯連接至第二晶體管，并且由時鐘信號的邏輯電平的反相值門控，以將第三節點上拉。3.根據權利要求1所述的半導體電路，其中，第一電路還包括：第二晶體管，由第三節點的邏輯電平的反相值門控，以將第四節點上拉；以及第三晶體管，由第三節點的邏輯電平門控，以將第四節點下拉。4.根據權利要求3所述的半導體電路，其中，子電路包括：第一門，執行輸入數據的邏輯電平、第四節點的邏輯電平與掃描使能信號的邏輯電平的或運算；以及第二門，執行第一門的輸出的邏輯電平與第一節點的邏輯電平的與非運算，并且將輸出值發送至第二節點。5.根據權利要求3所述的半導體電路，其中，子電路包括：第一子晶體管，由第四節點的邏輯電平的反相值門控，以提供電源電壓；第二子晶體管，串聯連接至第一子晶體管，并且由輸入數據的邏輯電平的反相值門控；第三子晶體管，并聯連接至彼此串聯連接的第一子晶體管和第二子晶體管，并且由第一節點的邏輯電平的反相值門控，以將第二節點上拉；第四子晶體管，由第一節點的邏輯電平門控，并且將地電壓發送至第二節點；第五子晶體管，連接在第四子晶體管和第二節點之間，并且由輸入數據的邏輯電平門控；以及第六子晶體管，并聯連接至第五子晶體管，并且由第四節點的邏輯電平門控。6.根據權利要求1所述的半導體電路，還包括基于時鐘信號的邏輯電平和第三節點的邏輯電平來確定輸出端子的邏輯電平的鎖存電路。7.根據權利要求6所述的半導體電路，其中，鎖存電路包括：第一鎖存晶體管，由第三節點的邏輯電平的反相值門控，以將第五節點上拉；第二鎖存晶體管，在一側連接至電源并且由第五節點的邏輯電平門控；第三鎖存晶體管，在一側串聯連接至第二鎖存晶體管，在另一側連接至第五節點，并且由時鐘信號的邏輯電平的反相值門控；以及反相器，將第五節點的邏輯電平反相并且將其發送至輸出端子。8.根據權利要求1所述的半導體電路，其中，第二電路包括：第二晶體管，由時鐘信號的邏輯電平的反相值門控，以將第一節點上拉；第三晶體管，由第三節點的邏輯電平的反相值門控，以將第一節點上拉；第四晶體管，由第三節點的邏輯電平門控，以發送第一節點的邏輯電平；第五晶體管，串聯連接至第四晶體管并且由第二節點的邏輯電平門控；以及第六晶體管，串聯連接至第五晶體管，并且由時鐘信號的邏輯電平門控，以發送地電壓。9.根據權利要求1所述的半導體電路，其中，第二電路包括：第二晶體管，由時鐘信號的邏輯電平的反相值門控，以將第一節點上拉；第...

【專利技術屬性】
技術研發人員：金山河，金珉修，馬修·鉑金斯，
申請(專利權)人：三星電子株式會社，
類型：發明
國別省市：韓國;KR