一種FPGA區塊鏈電路以及計算機設備制造技術

本實用新型專利技術公開了一種FPGA區塊鏈電路以及計算機設備，涉及大規模邏輯單元技術領域。本實用新型專利技術所提供的技術方案，對若干FPGA芯片采用串聯通信并聯加載的方式，通過緩沖器進行隔離保護，提升了FPGA加載速度，避免了加載過程中的相互干擾。

【技術實現步驟摘要】
一種FPGA區塊鏈電路以及計算機設備
本技術涉及大規模邏輯單元
，具體涉及一種FPGA區塊鏈電路以及計算機設備。
技術介紹
大規模邏輯單元FPGA已經廣泛應用于區塊鏈技術當中。而在現有技術中，當多個FPGA芯片應用于區塊鏈技術時，當多個FPGA芯片往往處于串聯狀態，并且加載時依照串聯順序逐個進行加載，導致加載時間過長，制約著程序的加載速度，同時，串聯的FPGA芯片在加載過程中相互間也會產生干擾。
技術實現思路
為解決前述問題，本技術提供了一種FPGA區塊鏈電路，提升了FPGA加載速度，避免了加載過程中的相互干擾。為了達到上述目的，本技術采用如下技術方案：一種FPGA區塊鏈電路，包括控制器和若干FPGA芯片，所述控制器具有通信端和加載端，所述FPGA區塊鏈電路還包括若干緩沖器，若干FPGA芯片相互串聯后通過一個緩沖器連接于所述通信端，每個FPGA芯片分別通過一個緩沖器同時連接于所述加載端；所述FPGA區塊鏈電路具有加載狀態和通信裝載，在加載狀態下，若干FPGA芯片通過各自連接的緩沖器同時進行加載，在通信狀態下，相互串聯的FPGA芯片通過連接于通信端的緩沖器進行串聯通信。可選的，連接通信端的緩沖器包括若干第一子緩沖電路，所述第一子緩沖電路包括第一非門電路和第二非門電路，所述第一非門電路的輸入端作為緩沖器的輸入端，所述第一非門電路的輸出端連接第二非門電路的輸入端，所述第二非門電路的輸出端作為緩沖器的輸出端，所述第一非門電路和第二非門電路分別連接不同的供電電源。可選的，所述第一非門電路和第二非門電路均為輸入高電平有效、輸出低電平有效。可選的，若干FPGA芯片通過第一串行通信線相互串聯，相互串聯的若干FPGA芯片通過第一串行通信線與連接通信端的緩沖器連接，連接通信端的緩沖器與所述通信端通過第一串行通信線連接。可選的，所述第一串行通信線包括若干路第一子通信線，所述第一子緩沖電路的數量與所述第一子通信線的數量相對應。可選的，連接通信端的緩沖器包括若干第二子緩沖電路，所述第二子緩沖電路包括第三非門電路和第四非門電路，所述第三非門電路的輸入端作為緩沖器的輸入端，所述第三非門電路的輸出端連接第四非門電路的輸入端，所述第四非門電路的輸出端作為緩沖器的輸出端，所述第三非門電路和第四非門電路分別連接不同的供電電源。可選的，所述第三非門電路和第四非門電路均為輸入高電平有效、輸出低電平有效。可選的，每個FPGA芯片分別通過第二串行通信線與連接加載端的緩沖器連接，連接加載端的緩沖器通過第二串行通信線與加載端連接。可選的，所述第二串行通信線包括若干路第二子通信線，所述第二子緩沖電路的數量與所述第二子通信線的數量相對應。本技術具有如下有益效果：本技術所提供的技術方案，采用并聯加載方式，通過緩沖器減少各FPGA芯片之間的影響，可以不受FPGA芯片的數量限制，最大限度的實現多個FPGA芯片同時加載，極大的提高了加載速度，各FPGA芯片之間采用緩沖器隔離方式，既實現了并聯高速加載，也避免加載過程中，各FPGA芯片的互相干擾。本技術所提供的技術方案中，緩沖器具有電平轉換功能，能夠適應不同電平的FPGA電平設計。同時加載完成后，各FPGA芯片采用串聯方式連接通信，各計算單元協調獨立工作，鏈路結果通過級聯向前緩沖遞傳，減少了傳輸線同時，又保證了各FPGA芯片任務的分配和調度。基于同樣的技術構思，本技術還提供了一種計算機設備，所述計算機設備包括上述任意一項所述的FPGA區塊鏈電路。本技術的這些特點和優點將會在下面的具體實施方式以及附圖中進行詳細的揭露。本技術最佳的實施方式或手段將結合附圖來詳盡表現，但并非是對本技術技術方案的限制。另外，在每個下文和附圖中出現的這些特征、要素和組件是具有多個，并且為了表示方便而標記了不同的符號或數字，但均表示相同或相似構造或功能的部件。【附圖說明】下面結合附圖對本技術作進一步說明：圖1為本技術實施例一的電路示意圖；圖2為本技術實施例一種緩沖器BUF的電路圖。【具體實施方式】下面結合本技術實施例的附圖對本技術實施例的技術方案進行解釋和說明，但下述實施例僅為本技術的優選實施例，并非全部。基于實施方式中的實施例，本領域技術人員在沒有做出創造性勞動的前提下所獲得其他實施例，都屬于本技術的保護范圍。在本說明書中引用的“一個實施例”或“實例”或“例子”意指結合實施例本身描述的特定特征、結構或特性可被包括在本專利公開的至少一個實施例中。短語“在一個實施例中”在說明書中的各位置的出現不必都是指同一個實施例。實施例一：如圖1所示，本實施例提供了一種FPGA區塊鏈電路，包括控制器1和若干FPGA芯片2，控制器1可以為具有CPU的功能單元或線路板，在此不作限定。控制器具1有通信端和加載端，本實施例中，FPGA區塊鏈電路還包括若干緩沖器BUF3，若干FPGA芯片2相互串聯后通過一個緩沖器BUF3連接于通信端，若干FPGA芯片2通過第一串行通信線相互串聯，相互串聯的若干FPGA芯片2通過第一串行通信線與連接通信端的緩沖器BUF3連接，連接通信端的緩沖器BUF3與通信端通過第一串行通信線連接。每個FPGA芯片2分別通過一個緩沖器BUF3同時連接于加載端，每個FPGA芯片2分別通過第二串行通信線與連接加載端的緩沖器BUF3連接，連接加載端的緩沖器BUF3通過第二串行通信線與加載端連接。采用并聯加載方式，通過緩沖器減少各FPGA芯片2之間的影響，可以不受FPGA芯片2的數量限制，最大限度的實現多個FPGA芯片2同時加載，極大的提高了加載速度，各FPGA芯片2之間采用緩沖器BUF3隔離方式，既實現了并聯高速加載，也避免加載過程中，各FPGA芯片2的互相干擾。如圖2所示，連接通信端的緩沖器BUF3包括若干第一子緩沖電路，第一子緩沖電路包括第一非門電路和第二非門電路，第一非門電路和第二非門電路均為輸入高電平有效、輸出低電平有效。第一非門電路的輸入端作為緩沖器BUF3的輸入端，第一非門電路的輸出端連接第二非門電路的輸入端，第二非門電路的輸出端作為緩沖器BUF3的輸出端，第一非門電路連接供電電源VCC1，第二非門電路連接供電電源VCC2，VCC1和VCC2是不同電壓的供電電源，因此，緩沖器BUF3具有電平轉換功能，能夠適應不同電平的FPGA電平設計。同時第一非門電路和第二非門電路分別接具有接地端。第一串行通信線包括若干路第一子通信線，第一子緩沖電路的數量與第一子通信線的數量相對應。本實施例中，連接通信端的緩沖器BUF3與連接加載端的緩沖器BUF3采用相同的緩沖器BUF3，因此，二者的緩沖子電路同樣相同，因此同樣如圖2所示，連接加載端的緩沖器BUF3包括若干第二子緩沖電路，第二子緩沖電路包括第三非門電路和第四非門電路，第三非門電路和第四非門電路均為輸入高電平有效、輸出低電平本文檔來自技高網...

【技術保護點】
1.一種FPGA區塊鏈電路，包括控制器和若干FPGA芯片，所述控制器具有通信端和加載端，其特征在于，所述FPGA區塊鏈電路還包括若干緩沖器，若干FPGA芯片相互串聯后通過一個緩沖器連接于所述通信端，每個FPGA芯片分別通過一個緩沖器同時連接于所述加載端；/n所述FPGA區塊鏈電路具有加載狀態和通信裝載，在加載狀態下，若干FPGA芯片通過各自連接的緩沖器同時進行加載，在通信狀態下，相互串聯的FPGA芯片通過連接于通信端的緩沖器進行串聯通信。/n

【技術特征摘要】
1.一種FPGA區塊鏈電路，包括控制器和若干FPGA芯片，所述控制器具有通信端和加載端，其特征在于，所述FPGA區塊鏈電路還包括若干緩沖器，若干FPGA芯片相互串聯后通過一個緩沖器連接于所述通信端，每個FPGA芯片分別通過一個緩沖器同時連接于所述加載端；
所述FPGA區塊鏈電路具有加載狀態和通信裝載，在加載狀態下，若干FPGA芯片通過各自連接的緩沖器同時進行加載，在通信狀態下，相互串聯的FPGA芯片通過連接于通信端的緩沖器進行串聯通信。


2.根據權利要求1所述的FPGA區塊鏈電路，其特征在于，連接通信端的緩沖器包括若干第一子緩沖電路，所述第一子緩沖電路包括第一非門電路和第二非門電路，所述第一非門電路的輸入端作為緩沖器的輸入端，所述第一非門電路的輸出端連接第二非門電路的輸入端，所述第二非門電路的輸出端作為緩沖器的輸出端，所述第一非門電路和第二非門電路分別連接不同的供電電源。


3.根據權利要求2所述的FPGA區塊鏈電路，其特征在于，所述第一非門電路和第二非門電路均為輸入高電平有效、輸出低電平有效。


4.根據權利要求2所述的FPGA區塊鏈電路，其特征在于，若干FPGA芯片通過第一串行通信線相互串聯，相互串聯的若干FPGA芯片通過第一串行通信線與連接通信端的緩沖器連接，連接通信端的緩沖器與所述通信端通過第一串行...

【專利技術屬性】
技術研發人員：邱慎產，
申請(專利權)人：浙江億邦信息技術有限公司，
類型：新型
國別省市：浙江;33