用于半導體器件的自對齊納米結構制造技術

一種用于形成半導體器件的方法，該方法包括以下步驟：a)提供半導體表面(6’)，b)在所述表面(6’)上生長III?V半導體納米結構的第一部分(8)，c)用第一材料的層(9)覆蓋所述第一部分(8)，d)去除所述第一材料的層(9)的頂部部分，從而將III?V半導體納米結構的第一部分(8)的頂表面暴露，e)在所述第一部分(8)上外延生長III?V半導體納米結構的第二部分(8’)，f)用第二材料的層(9’)覆蓋所述第二部分(8’)，所述第二材料與所述第一材料不同，并且g)去除所述第二材料的層(9’)的頂部部分，從而將所述第二部分(8’)的頂表面暴露。本發明專利技術還涉及得到的器件。

【技術實現步驟摘要】
用于半導體器件的自對齊納米結構
本專利技術涉及垂直納米結構半導體器件的領域。更具體地，涉及基于一個或多個垂直納米線通道的場效應晶體管(FET)以及制備和實施所述器件的方法。
技術介紹
在CMOS縮放中，確定了小于7nm的一代CMOS，即亞N7，標準平面/FinFET結構需要切換到垂直型的集成從而繼續縮放。此外，需要改善靜電控制。目前的一種研究方案是開發一種基于全環柵(GAA)垂直納米線的結構。出于此目的，垂直半導體納米線的下部和上部通常被電介質圍繞，而垂直半導體納米線的中間部分被由金屬柵極電極構成的柵極圍繞，所述金屬柵極電極通過柵極電介質與納米線分離。所述垂直半導體納米線的中間部分會作為FET中的通道起作用。圍繞所述納米線形成該層層疊體(電介質－柵極－電介質)是特別有挑戰的。為此，可以采用兩種類型的方法。第一個方法通常被稱為“通道最后(channellast)”法，其由以下步驟組成：首先形成所述層層疊體，其中犧牲層替代了所述金屬層，隨后形成通過所述層疊體的垂直孔，隨后用要形成納米線的半導體材料填充所述孔，最后通過由金屬層構成的柵極替代所述犧牲層并且電介質層將所述金屬層與所述納米線分離。使用犧牲層的方法稱為“替代金屬柵極”(RMG)法并可被用于“通道最后”和“通道優先”法(參見下文)。“通道最后”法具有一些缺點。其中一個是納米線在與垂直孔壁接觸的情況下生長。這些壁由兩種不同材料形成，它們很難被完美地制成規則的，并且形成它們的材料通常與納米線的材料存在晶格錯配。因此，生長的納米線通常布滿了缺陷。第二種方法通常稱為“通道優先”法，其由以下步驟組成：首先形成垂直半導體納米線，隨后逐層沉積層疊體。第二層可以是第一種方法中的犧牲層或者可直接是在金屬層之后的介電內襯。“通道優先”法面臨其自身的一系列挑戰。已經很難以可控的方式獲得第一介電層。申請人嘗試了以下減弱了成功的方法(未公開的結果)：其包括在所述納米線頂部上形成硬掩模帽，隨后將所述納米線嵌入在厚的介電層中，隨后平面化所述介電層，最后蝕刻所述介電層直到只有所需的納米線的底部部分被覆蓋。所述蝕刻步驟可通過濕蝕刻法或干蝕刻法進行。對于Si納米線和氮化硅第一介電層，已經嘗試了在上升的溫度下的基于H3PO4的濕蝕刻，因為其選擇性地蝕刻氮化硅。不過，得到的氮化硅第一層具有不規則的頂表面，如在圖20的聚焦離子束圖像中所示。對于硅納米線和氮化硅第一介電層，已經嘗試了基于等離子體的干蝕刻，但其很慢，很難完成足以避免納米線消耗的選擇性，且其也導致不規則的頂表面，如圖21的聚焦離子束圖像中所示。除了形成底部介電層的問題之外，制造第二層(犧牲層或金屬層)是更難以控制的。首先，其必需在已有的第一介電層的規則表面上形成。其次，在形成所示第二層的過程中，形成嵌入了納米線的厚的犧牲層或金屬層，隨后平面化并蝕刻該層。所述蝕刻步驟面臨與蝕刻第一層時相似的問題。具體地，蝕刻加工后的第二層(例如金屬)的表面是粗糙的。同樣，所述蝕刻并不趨向于均勻并且趨向于破壞柵極連接。此外，所述第二層的厚度很難控制從而導致幾乎不受控制的柵極長度。無須再言，對于層疊體的第三層的獲得，這些問題會重復出現。除了上文提到的缺點之外，“通道優先”法還有不能沿所述納米線的高度形成明確區域的問題。具體地，可能需要對納米線的底部和頂部部分(其被層疊體的第一層和第三層圍繞)進行摻雜，而納米線的中間部分(其被層疊體的第二層圍繞)保持未摻雜。很難獲得這樣連續的摻雜和未摻雜區域，尤其是具有急劇的轉變。最后但并非最不重要的，為了對柵極長度有盡可能好的控制，希望第二層(即柵極電極或將要成為柵極電極)圍繞納米線所有未摻雜區域，且僅圍繞納米線的未摻雜區域，從而在納米線的未摻雜通道區域的高度和垂直位置與犧牲柵極層或金屬柵極層的厚度和垂直位置之間具有盡可能好的一致性。這將允許具有非常明確的柵極長度。
技術實現思路
本專利技術的一個目的是提供良好的半導體器件以及獲得所述器件的方法。本專利技術的實施方式的優點在于可獲得良好的垂直場效應晶體管。本專利技術的實施方式的優點在于可獲得包含少缺陷的納米結構(例如納米線)作為通道的半導體器件。由于所述納米結構生長時與模板壁不接觸或有限接觸，得到的納米結構是少缺陷的。最優選地，在一些實施方式中，所述納米結構的一個或多個部分在模板的孔中生長，所述模板壁最多為10nm高。本專利技術的實施方式的優點在于所述晶體管通道中的靜電控制良好，從而得到低的漏電流密度。所述良好的控制至少部分是由于所述納米結構中柵極電極的高度和位置與通道的高度和位置之間的良好對齊。其也至少部分是由于金屬柵極層的均勻厚度。本專利技術的實施方式的優點在于其可減少晶片上晶體管所需的區域(由于垂直構造)，從而改善電子元件的密度。本專利技術的實施方式的優點在于可獲得含有由明確長度的至少兩部分和優選至少三部分構成的納米結構的半導體器件。本專利技術的實施方式的另一優點在于所述半導體器件還可包括一些與納米結構部分的數量相對應的層，其中各層緊密匹配納米結構的一部分的高度和垂直位置。通常，各對應的圍繞層的頂表面和底表面與各部分的頂表面和底表面相比在垂直位置上得到的差值最多為2nm，優選最多為1nm，通常小于1nm，或甚至小于0.5nm。當所述半導體器件是垂直場效應晶體管時，其允許非常明確的柵極長度。本專利技術的實施方式的優點在于所述半導體器件的各層可在其整個表面上具有均勻的厚度。例如，對于每層，可能不存在在所述層的兩點測得的兩個厚度差超過1nm或甚至超過0.5nm。本專利技術的實施方式的優點在于它們能進行RMG處理。本專利技術的實施方式的另一優點在于，它們對納米結構的明確部分能使用不同的摻雜劑濃度和/或不同材料。本專利技術的實施方式的另一優點在于不需要光刻步驟或只需要很少光刻步驟，和/或不產生重疊問題或僅產生很少的重疊問題。本專利技術的實施方式的另一優點在于其允許形成多柵極通道。在第一方面，本專利技術涉及形成半導體器件的方法，該方法包括以下步驟：a)提供半導體表面(6’)，b)在所述半導體表面(6’)上并垂直于其上外延生長III-V半導體納米結構的第一部分(8)，所述第一部分(8)具有頂表面，c)用第一材料的層(9)覆蓋所述III-V半導體納米結構的第一部分(8)，d)去除第一材料的所述層(9)的頂部部分，從而使得所述層的頂表面與III-V半導體納米結構的第一部分(8)的頂表面共平面，從而將III-V半導體納米結構的第一部分(8)的頂表面暴露，e)在III-V半導體納米結構的第一部分(8)上外延生長III-V半導體納米結構的第二部分(8’)，所述第二部分(8’)具有頂表面，f)用第二材料的層(9’)覆蓋III-V半導體納米結構的所述第二部分(8’)，所述第二材料與所述第一材料不同，并且g)去除第二材料的所述層(9’)的頂部部分，從而使得所述層的頂表面與III-V半導體納米結構的第二部分(8’)的頂表面共平面，從而將III-V半導體納米結構的第二部分(8’)的頂表面暴露。在第二方面，本專利技術涉及可通過根據所述第一方面的任意實施方式的方法得到的半導體器件。具體地，其涉及一種半導體器件，其包含：a)半導體表面(6’)，b)垂直鄰接于半導體表面(6’)的III-V半導體納米結構的第一部分(8)，所述第一部分(8)具有一個頂表面和本文檔來自技高網...

【技術保護點】
一種用于形成半導體器件的方法，該方法包括以下步驟：a)提供半導體表面(6’)，b)在所述半導體表面(6’)上并垂直地在其上外延生長III?V半導體納米結構的第一部分(8)，所述第一部分(8)具有頂表面，c)用第一材料的層(9)覆蓋所述III?V半導體納米結構的第一部分(8)，d)去除第一材料的所述層(9)的頂部部分，從而使得所述層(9)的頂表面與III?V半導體納米結構的第一部分(8)的頂表面共平面，從而將III?V半導體納米結構的第一部分(8)的頂表面暴露，e)在III?V半導體納米結構的第一部分(8)上外延生長III?V半導體納米結構的第二部分(8’)，所述第二部分(8’)具有頂表面，f)用第二材料的層(9’)覆蓋III?V半導體納米結構的所述第二部分(8’)，所述第二材料與所述第一材料不同，并且g)去除第二材料的所述層(9’)的頂部部分，從而使得所述層(9’)的頂表面與III?V半導體納米結構的第二部分(8’)的頂表面共平面，從而將III?V半導體納米結構的第二部分(8’)的頂表面暴露。

【技術特征摘要】
2015.12.21 EP 15201489.01.一種用于形成半導體器件的方法，該方法包括以下步驟：a)提供半導體表面(6’)，b)在所述半導體表面(6’)上并垂直地在其上外延生長III-V半導體納米結構的第一部分(8)，所述第一部分(8)具有頂表面，c)用第一材料的層(9)覆蓋所述III-V半導體納米結構的第一部分(8)，d)去除第一材料的所述層(9)的頂部部分，從而使得所述層(9)的頂表面與III-V半導體納米結構的第一部分(8)的頂表面共平面，從而將III-V半導體納米結構的第一部分(8)的頂表面暴露，e)在III-V半導體納米結構的第一部分(8)上外延生長III-V半導體納米結構的第二部分(8’)，所述第二部分(8’)具有頂表面，f)用第二材料的層(9’)覆蓋III-V半導體納米結構的所述第二部分(8’)，所述第二材料與所述第一材料不同，并且g)去除第二材料的所述層(9’)的頂部部分，從而使得所述層(9’)的頂表面與III-V半導體納米結構的第二部分(8’)的頂表面共平面，從而將III-V半導體納米結構的第二部分(8’)的頂表面暴露。2.如權利要求1所述的方法，其中在步驟a)中的提供半導體表面(6’)包括提供包含被模板層(5,7)覆蓋的半導體基材(6)的半導體表面(6’)，所述模板層(5,7)包含暴露所述表面(6’)的通孔(11)，所述通孔(11)具有與在步驟b)中生長的納米結構的水平截面對應的水平截面。3.如權利要求1或2所述的方法，所述方法還包括：步驟d’)，其在步驟d)之后且在步驟e)之前，所述步驟d’)去除III-V半導體納米結構的第一部分(8)的厚度t1的頂部部分，以及步驟e’)，其在步驟d’)之后且在步驟f)之前，所述步驟e’)去除第一材料的所述層(9)的厚度t1的頂部部分。4.如權利要求3所述的方法，其中所述厚度t1為1-10nm，優選為2-5nm。5.如前述任一項權利要求所述的方法，其中所述第一材料是介電材料。6.如前述任一項權利要求所述的方法，其中所述第二材料是犧牲材料，其可選擇性地相對于第一材料被去除以及相對于III-V半導體納米結構的第二部分(8’)被去除。7.如前述任一項權利要求所述的方法，其中所述III-V半導體納米結構的第二部分(8’)由與III-V半導體納米結構的第一部分(8)不同的材料制備和/或按照不同于III-V半導體納米結構的第一部分(8)的方式摻雜。8.如前述權利要求中任一項所述的方法，所述方法還包括以下步驟：h)在III-V半導體納米結構的第二部分(8’)上外延生長III-V半導體納米結構的第三部分(8”)，所述第三部分(8”)具有頂表面，i)用第三材料的層(9”)覆蓋III-V半導體納米結構的所述第二部分(8”)，所述第...

【專利技術屬性】
技術研發人員：B·T·陳，C·梅克林，陶錚，
申請(專利權)人：IMEC非營利協會，
類型：發明
國別省市：比利時,BE