半導體測試結構及應力遷移測試方法技術

一種半導體測試結構及應力遷移測試方法，在晶圓切割道內沿切割道延伸方向依次布置第一焊墊、第二焊墊、……、第N+2焊墊，除第一焊墊、第二焊墊，其余任何兩個相鄰焊墊間都布置一應力遷移測試所需的子測試結構；測試時，第一焊墊與第二焊墊間、第一焊墊與第N+2焊墊間分別設置的單向電導通結構擇一地使a)第一焊墊至經第N+2焊墊、……、至第P焊墊的第一測試路徑導通，開爾文四線法獲取該路徑中共N+1-P個子測試結構的電阻；或b)第一焊墊經第二焊墊、……、至第Q焊墊的第二測試路徑導通，Q>(P+1)，開爾文四線法獲取剩余P-1個子測試結構的電阻。上述結構減小了測試結構所占區域大小，提高了測試效率。

Semiconductor test structure and stress migration test method

The invention relates to a semiconductor testing structure and a method for measuring stress migration, wherein, a first pad and a second pad are arranged in the direction of the cutting channel extension in the wafer cutting path,...... The N+2 pad, in addition to the first pad, pad second, the rest of any two adjacent pads are arranged between the stress migration test required for sub test structure; when testing the first pad and the second welding pad, the first pad and the N+2 pad are respectively arranged between one-way conductance via structure one of the A) to the first pad N+2 pad,...... The first test path to the P pad is switched on, and the Kelvin four line method acquires the resistance of the N+1-P sub test structure of the path; or b) the first pad passes through the second pad,...... The second test path to the Q pad is switched on, and the Q> (P+1) Kelvin four line method gains the resistance of the remaining P-1 sub test structures. The structure reduces the area occupied by the test structure and improves the testing efficiency.

【技術實現步驟摘要】
半導體測試結構及應力遷移測試方法
本專利技術涉及半導體
，尤其涉及一種半導體測試結構及應力遷移測試方法。
技術介紹
在集成電路制造過程中，金屬互連層，尤其是導電插塞的應力遷移(Stress-Migration，SM)現象造成金屬互連結構的開路和短路，使器件漏電流增加。隨著集成電路規模不斷擴大，器件尺寸不斷縮小，金屬互連線的線寬不斷減小，電流密度不斷上升，更易于因應力遷移而失效，已經成為一個重要的可靠性問題。應力遷移是在一定溫度下，由于各種材料熱膨脹系數不同，所以在不同的材料間形成應力，從而使金屬互連線或者通孔中晶粒間的小空隙向應力集中的地方聚集形成空洞的物理現象。應力遷移形成的空洞到達一定程度就使集成電路中的金屬互連線發生斷路，從而造成器件的失效。現有技術中，為了提高器件密度，一般采用多層金屬互連，每層金屬互連線的應力遷移都需測試，這造成測試過程耗時。此外，也造成了測試結構所占區域較大，然而，為提高晶圓的有效利用區域，一般將測試結構設置在狹小的切割道內，這進一步加劇了上述矛盾。有鑒于此，本專利技術提供一種半導體測試結構，及采用上述半導體測試結構進行應力遷移的測試方法，以提高測試效率，減小占區域大小。
技術實現思路
本專利技術解決的問題是現有對金屬互連結構應力遷移測試的測試結構所占區域大、測試耗時。為解決上述問題，本專利技術的一方面提供一種半導體測試結構，所述測試結構形成在晶圓的切割道內，所述測試結構包括：沿切割道延伸方向依次排布的第一焊墊、第二焊墊、第三焊墊、……、第N+2焊墊，N≥2；實現所述第一焊墊與第二焊墊間單向導電的第一單向電導通結構；實現所述第一焊墊與第N+2焊墊間單向電導通的第二單向電導通結構，所述第二單向導電結構與第一單向電導通結構實現所述第二焊墊向第一焊墊、第一焊墊向第N+2焊墊擇一導通；連接在第二焊墊與第三焊墊間的第一子測試結構、連接在第三焊墊與第四焊墊之間的第二子測試結構、……、連接在第N+1焊墊與第N+2焊墊之間的第N子測試結構；第二焊墊至第N+2焊墊中任意一個、與所述第一焊墊適于用作測試信號施加端，其余焊墊中的相鄰兩個適于用作兩測試端對應獲取兩相鄰焊墊間的子測試結構的電阻。可選地，所述第一單向電導通結構為PN結、NMOS晶體管或PMOS晶體管中的一種。可選地，所述第二單向電導通結構為PN結、NMOS晶體管或PMOS晶體管中的一種。可選地，所述第一子測試結構、第二子測試結構、……、第N子測試結構中部分個相同。可選地，所述第一子測試結構、第二子測試結構、……、第N子測試結構互不相同。可選地，所述半導體測試結構用于應力遷移測試，所述第一子測試結構、第二測試結構、……、第N子測試結構為單個導電插塞、單層導電插塞的串聯結構、或多層導電插塞的堆疊結構構成的串聯結構。可選地，第一焊墊、第二焊墊、第三焊墊、……、第N+2焊墊大小一致。可選地，所述切割道的寬度僅能容納一個第一焊墊、第二焊墊、第三焊墊、……、或第N+2焊墊。一種上述半導體測試結構測試應力遷移的方法，所述半導體測試結構與同一半導體襯底上的半導體器件在同一工序中經應力遷移測試處理，所述測試方法包括：在所述第一焊墊、第P焊墊兩測試信號施加端施加測試電流導通第一焊墊經第N+2焊墊、第N+1焊墊、……、至第P焊墊的第一測試路徑，N≥P≥2；選取位于所述第一測試路徑上的第N+2焊墊、……、第P+1焊墊中的相鄰兩個焊墊作為兩測試端，對應獲取所述兩測試端間的子測試結構的電阻，所述兩測試端遍歷第N+2焊墊、……、第P+1焊墊中所有相鄰兩個焊墊，對應獲取共N+1-P個子測試結構的電阻；在所述第一焊墊、第Q焊墊兩測試信號施加端施加測試電流導通第Q焊墊經第Q-1焊墊、……、至第一焊墊的第二測試路徑，(N+2)≥Q>(P+1)；選取位于所述第二測試路徑中，第二焊墊、……、第P+1焊墊中的相鄰兩個焊墊作為兩測試端，對應獲取所述兩測試端間的子測試結構的電阻，所述兩測試端遍歷第二焊墊、……、第P+1焊墊中所有相鄰兩個焊墊，對應獲取共P-1個子測試結構的電阻。可選地，所述第一測試路徑上共N+1-P個子測試結構的電阻獲取與所述第二測試路徑中共P-1個子測試結構的電阻獲取無先后順序。與現有技術相比，本專利技術的技術方案具有以下優點：1)本專利技術首先在晶圓切割道內沿切割道延伸方向依次布置第一焊墊、第二焊墊、第三焊墊、……、第N+2焊墊等多個焊墊，除第一焊墊、第二焊墊這兩個相鄰焊墊，其余任何兩個相鄰焊墊間都布置一應力遷移所需測試的子測試結構，相對于每兩相鄰焊墊一組，其間布置一子測試結構，本專利技術提高了焊墊利用率，減小了測試結構所占的區域大小；測試時，通過第一焊墊與第二焊墊間、第一焊墊與第N+2焊墊間分別設置的單向電導通結構擇一地使a)第一焊墊至經第N+2焊墊、第N+1焊墊、……、至第P焊墊的第一測試路徑導通，通過開爾文四線測試法(KelvinContact)獲取該路徑中共N+1-P個子測試結構的電阻；或b)第Q焊墊經第Q-1焊墊、……、至第一焊墊的第二測試路徑導通，Q>(P+1)，通過開爾文四線測試法獲取剩余的P-1個子測試結構的電阻。2)可選方案中，第一焊墊與第二焊墊間、第一焊墊與第N+2焊墊間分別設置的單向電導通結構可以為PN結、NMOS晶體管或PMOS晶體管、或反相器中的一種，為單向電導通結構提供了多種可選方案。3)可選方案中，第一子測試結構、第二子測試結構、……、第N子測試結構可以部分相同，也可以互不相同；具體地，對于應力遷移測試，第一子測試結構、第二測試結構、……、第N子測試結構可以為單個導電插塞、單層導電插塞的串聯結構、或多層導電插塞的堆疊結構構成的串聯結構。4)可選方案中，第一焊墊、第二焊墊、第三焊墊、……、第N+2焊墊大小一致，有利于簡化光刻掩膜板結構，并能提高半導體測試結構的兼容性。5)可選方案中，切割道的寬度僅能容納一個第一焊墊、第二焊墊、第三焊墊、……、或第N+2焊墊，本專利技術由于提高了焊墊的利用效率，對于同樣數目的子測試結構，可以減小測試結構所占區域大小，因而切割道的寬度可以減小，提高器件區的面積。附圖說明圖1是本專利技術一實施例的半導體測試結構的示意圖；圖2至圖4是圖1中的第一子測試結構、第二子測試結構、……、至第N測試結構中的任意三個子測試結構的截面結構示意圖；圖5與圖6分別是圖1中的半導體測試結構在應力遷移測試過程中的示意圖。具體實施方式為使本專利技術的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本專利技術的具體實施例做詳細的說明。圖1是本專利技術一實施例的半導體測試結構的示意圖。圖2至圖4是圖1中的第一子測試結構、第二子測試結構、……、至第N測試結構中的任意三個子測試結構的截面結構示意圖。以下結合圖1至圖4所示，介紹本專利技術的一實施例提供的半導體測試結構。參照圖1所示，該測試結構形成在晶圓的切割道(未圖示)內，包括：沿切割道延伸方向依次排布的第一焊墊P1、第二焊墊P2、第三焊墊P3、……、第N+2焊墊P(N+2)，N≥2；實現第一焊墊P1與第二焊墊P2間單向導電的第一單向電導通結構11；實現第一焊墊P1與第N+2焊墊P(N+2)間單向電導通的第二單向電導通結構12，第二單向導電結構12與第一單向電導通結構11實現第二焊墊P2本文檔來自技高網...

【技術保護點】
一種半導體測試結構，所述測試結構形成在晶圓的切割道內，其特征在于，所述測試結構包括：沿切割道延伸方向依次排布的第一焊墊、第二焊墊、第三焊墊、……、第N+2焊墊，N≥2；實現所述第一焊墊與第二焊墊間單向導電的第一單向電導通結構；實現所述第一焊墊與第N+2焊墊間單向導電的第二單向電導通結構，所述第二單向電導通結構與第一單向電導通結構實現所述第二焊墊向第一焊墊、第一焊墊向第N+2焊墊擇一導通；連接在第二焊墊與第三焊墊間的第一子測試結構、連接在第三焊墊與第四焊墊之間的第二子測試結構、……、連接在第N+1焊墊與第N+2焊墊之間的第N子測試結構；第二焊墊至第N+2焊墊中任意一個、與所述第一焊墊適于用作測試信號施加端，其余焊墊中的相鄰兩個適于用作兩測試端對應獲取兩相鄰焊墊間的子測試結構的電阻。

【技術特征摘要】
1.一種半導體測試結構，所述測試結構形成在晶圓的切割道內，其特征在于，所述測試結構包括：沿切割道延伸方向依次排布的第一焊墊、第二焊墊、第三焊墊、……、第N+2焊墊，N≥2；實現所述第一焊墊與第二焊墊間單向導電的第一單向電導通結構；實現所述第一焊墊與第N+2焊墊間單向導電的第二單向電導通結構，所述第二單向電導通結構與第一單向電導通結構實現所述第二焊墊向第一焊墊、第一焊墊向第N+2焊墊擇一導通；連接在第二焊墊與第三焊墊間的第一子測試結構、連接在第三焊墊與第四焊墊之間的第二子測試結構、……、連接在第N+1焊墊與第N+2焊墊之間的第N子測試結構；第二焊墊至第N+2焊墊中任意一個、與所述第一焊墊適于用作測試信號施加端，其余焊墊中的相鄰兩個適于用作兩測試端對應獲取兩相鄰焊墊間的子測試結構的電阻。2.根據權利要求1所述的半導體測試結構，其特征在于，所述第一單向電導通結構為PN結、NMOS晶體管或PMOS晶體管中的一種。3.根據權利要求1或2所述的半導體測試結構，其特征在于，所述第二單向電導通結構為PN結、NMOS晶體管或PMOS晶體管中的一種。4.根據權利要求1所述的半導體測試結構，其特征在于，所述第一子測試結構、第二子測試結構、……、第N子測試結構中部分個相同。5.根據權利要求1所述的半導體測試結構，其特征在于，所述第一子測試結構、第二子測試結構、……、第N子測試結構互不相同。6.根據權利要求1或4或5所述的半導體測試結構，其特征在于，所述半導體測試結構用于應力遷移測試，所述第一子測試結構、第二測試結構、……、第N子測試結構為單個導電插塞、單層導電插塞的串聯結構、...

【專利技術屬性】
技術研發人員：朱月芹，宋永梁，
申請(專利權)人：中芯國際集成電路制造上海有限公司，中芯國際集成電路制造北京有限公司，
類型：發明
國別省市：上海,31