一種采用動態存儲器的數字ATE實現失效轉移的裝置及其失效轉移方法制造方法及圖紙

本發明專利技術公開了一種采用動態存儲器的數字ATE實現失效轉移的裝置及其失效轉移方法，該裝置包括FPGA，所述的FPGA前端連接動態存儲器，尾端連接驅動器；在所述的FPGA中設有邏輯模塊，所述的邏輯模塊分為10塊，分別為：動態存儲器接口模塊、前級數據控制模塊、主緩存區前級FIFO、主緩存區譯碼模塊、主緩存區后繼FIFO、副緩存區前級FIFO、副緩存區譯碼模塊、副緩存區后繼FIFO、數據控制模塊、比較/波形合成模塊。本發明專利技術克服了動態存儲器響應速度慢的缺點，使得動態存儲器可以應用于含有特殊指令操作的高速應用場合，將動態存儲器發揮其大容量、高速特點的同時可以勝任各種靈活的操作方式，且保證運行速度和數據的連續性。

【技術實現步驟摘要】

本專利技術屬于數字測試
，尤其涉及一種采用動態存儲器的數字ATE實現失效轉移的裝置及其失效轉移方法。
技術介紹
當前ATE中數字測試設備配備的存儲器有兩種，分為靜態和動態。配備靜態存儲器的測試設備讀寫存儲器非常靈活且方便，進而可以輕易實現循環、跳轉、失效轉移等操作，但缺點是靜態存儲器的容量非常有限，通常深度最大只能做到1M左右。在被測器件不斷復雜的今天，靜態存儲器的容量漸漸無法滿足測試需要，所以很多設備開始采用大容量的動態存儲器。配備動態存儲器的測試設備其容量可以達到大多數測試的要求，且由于動態存儲器速度較高，測試的運行最大速度也得到了提升。但動態存儲器應用于ATE中有一個很大的缺點，即其讀寫操作方式不夠靈活。所謂不夠靈活是指相較于靜態存儲器當拍寫入地址當拍即可讀出數據的特性，動態存儲器如果想讀出某個特定地址的數據需要進行數拍的操作，這對于應用多變且測試連續的ATE來說是非常不方便的，使得應用動態存儲器時只能進行加一的指令操作。所以目前有些方案采取靜態、動態存儲器結合的方式。當需要運行的圖形為單純的加一指令且深度很大時，系統使用動態存儲器進行存儲和讀取。當需要運行的圖形為復雜的擁有多條特殊指令操作且深度較小時，系統使用靜態存儲器進行工作。這種方法需要硬件上即設計靜態存儲器又設計動態存儲器，同時只有一種存儲器在工作比較浪費資源。所以有些設備會采用一種可在靜態模式和動態模式之間切換的存儲器，該存儲器本質是動態存儲器，但內部集成了轉換電路，在靜態模式下將其轉換成靜態存儲器的操作方式，此時芯片限制了工作頻率，使用戶從外部看上去就是一個擁有大容量的靜態存儲器。但當需要進行大深度的包含特殊指令操作的圖形運行時，這兩種方法就都無法勝任了。現有設備所采取的另一種方式是采用純粹的動態存儲器，在進行簡單加一的圖形操作時充分發揮其速度快，容量大的特點。在含有特殊指令的應用中，將工作頻率限制到極低，使得動態存儲器有時間進行各種特殊操作，此時存儲器的各種時間上的開銷相對于很低的工作頻率就可以忽略不計。但這樣一來在進行有特殊指令的應用時工作頻會被限制，導致很多高速器件無法測試，其工作速度成為了這種方法的硬傷。
技術實現思路
專利技術目的：針對現有技術中存在的不足，本專利技術的目的是提供一種采用動態存儲器的數字ATE實現失效轉移的裝置，使用動態存儲器通過FPGA將數據處理后，使其可以應用于包含特殊指令的高速測試場合。本專利技術的另一目的是提供一種上述采用動態存儲器的數字ATE實現失效轉移的裝置的失效轉移方法技術方案：為了實現上述專利技術目的，本專利技術采用的技術方案如下：一種采用動態存儲器的數字ATE實現失效轉移的裝置，包括FPGA，所述的FPGA前端連接動態存儲器，尾端連接驅動器；在所述的FPGA中設有邏輯模塊，所述的邏輯模塊分為10塊，分別為：動態存儲器接口模塊、前級數據控制模塊、主緩存區前級FIFO、主緩存區譯碼模塊、主緩存區后繼FIFO、副緩存區前級FIFO、副緩存區譯碼模塊、副緩存區后繼FIFO、數據控制模塊、比較/波形合成模塊；其中，動態存儲器接口模塊：用于控制動態存儲器，包括對其時鐘信號、時鐘使能信號、命令信號、高低位屏蔽信號、地址信號、塊信號、數據信號的控制，在數據出入口設有FIFO進行緩沖，以配合連續數據使用；前級數據控制模塊：根據譯碼模塊返回的信息控制數據的去向，正常狀態下數據送至主緩存區，遇到特殊指令時根據需要將數據送至副緩存區；主緩存區前級FIFO或副緩存區前級FIFO：將動態存儲器過來的133M數據轉為內部用100M數據。同時消除前級數據產生的不連續；主緩存區譯碼模塊或副緩存區譯碼模塊：從傳來的信號中分離指令和數據信號，并根據指令的內容對其它模塊進行控制，數據信號繼續下發至后繼模塊；主緩存區后級FIFO或副緩存區后級FIFO：將獲得到指令和指令執行之間空出一段時間，以便另一個緩存區進行緩存時，本緩存區仍有數據連續發出，保證了數據的不間斷；數據控制模塊：根據譯碼模塊送來的信息選擇下一步的數據來源以及實現循環指令；比較/波形合成模塊：此模塊進行數據格式的合成，并負責驅動器返回的測試結果與預期數據的比較，如比較結果不匹配則產生對應的失效數據以及失效信號。所述的FPGA為ALTERA公司的EP1C6Q240C6。所述的動態存儲器為ISSI公司的IS42S16800E，該存儲器為同步動態存儲器，容量為2M×16bits×4Banks，共128Mb。設計數據最高速率為100MHz，4通道。所述的循環指令的實現是在接受到譯碼模塊的信息后，在循環指令的當拍將數據鎖存下來并重復送出，根據譯碼模塊給定的循環次數進行循環操作，此時前級FIFO的讀取將會停止，只進行寫入，如果寫滿則動態存儲器的讀取將會停止，直到檢測到FIFO中再次有了一定的空間。所述的采用動態存儲器的數字ATE實現失效轉移的裝置的實現失效轉移方法，失效轉移指令從動態存儲器讀出后，默認進入主緩存區，在主緩存區譯碼模塊被識別后，獲取其如果失效則跳轉的位置，并告訴存儲器跳轉到其位置并向副緩存區進行緩存。所述的失效轉移指令為判斷當拍測試結果是否失效，如果失效則跳轉到指定位置重新執行，直至再次回到該指令再次判斷失效，如果合格則繼續往下進行，如果失效則再次返回指定位置重新執行，該返回操作直至上限次數后，在失效轉移指令當拍被認為測試失效，產生相應的失效信號以及中斷信號。該方法主要由FPGA來實現，原理是在FPGA中開辟兩塊緩存區域，稱作主緩存區和副緩存區，在正常工作時只使用主緩存區進行數據緩存，當主緩存區的前端發現有特殊指令時，副緩存區立即進行特殊指令可能要用到的數據的相關準備，在準備期間主緩存區仍有數據可以進行傳輸，確保了數據的連續性，同時給動態存儲器準備數據提供了時間。當主緩存區中特殊指令從出口被輸出時，根據指令需要，可以選擇繼續輸出主緩存區的數據，或是輸出副緩存區中特殊指令指向的目的數據。這樣從應用角度上來說就實現了使用動態存儲器進行特殊指令操作且不用犧牲速度的目的。有益效果：與現有的技術相比，本專利技術提供的方法克服了動態存儲器響應速度慢的缺點，使得動態存儲器可以應用于含有特殊指令操作的高速應用場合，將動態存儲器發揮其大容量、高速特點的同時可以勝任各種靈活的操作方式，且保證運行速度和數據的連續性，為一些需要高速、大容量且圖形復雜的高端被測器件測試提供了可能性。附圖說明圖1是采用動態存儲器的數字ATE實現失效轉移裝置的結構示意圖；圖2是失效轉移的方法的流程圖。具體實施方式下面結合具體附圖對本專利技術做進一步的說明。如圖1所示，一種采用動態存儲器的數字ATE實現失效轉移的裝置，主要通過FPGA中的邏輯實現，FPGA前端連接動態存儲器，尾端連接驅動器，其邏輯模塊主要分為10塊如圖1所示，分別為：動態存儲器接口模塊、前級數據控制模塊、主緩存區前級FIFO、主緩存區譯碼模塊、主緩存區后繼FIFO、副緩存區前級FIFO、副緩存區譯碼模塊、副緩存區后繼FIFO、數據控制模塊、比較/波形合成模塊。其中，FPGA采用ALTERA公司的EP1C6Q240C6，動態存儲器采用ISSI公司的IS42S16800E，該存儲器為同步動態存儲器（SDRAM），容量為2M×16bits×4Banks，共12本文檔來自技高網...

【技術保護點】
一種采用動態存儲器的數字ATE實現失效轉移的裝置，其特征在于，包括FPGA，所述的FPGA前端連接動態存儲器，尾端連接驅動器；在所述的FPGA中設有邏輯模塊，所述的邏輯模塊分為10塊，分別為：動態存儲器接口模塊、前級數據控制模塊、主緩存區前級FIFO、主緩存區譯碼模塊、主緩存區后繼FIFO、副緩存區前級FIFO、副緩存區譯碼模塊、副緩存區后繼FIFO、數據控制模塊、比較/波形合成模塊；其中，動態存儲器接口模塊：用于控制動態存儲器，包括對其時鐘信號、時鐘使能信號、命令信號、高低位屏蔽信號、地址信號、塊信號、數據信號的控制，在數據出入口設有FIFO進行緩沖，以配合連續數據使用；前級數據控制模塊：根據譯碼模塊返回的信息控制數據的去向，正常狀態下數據送至主緩存區，遇到特殊指令時根據需要將數據送至副緩存區；主緩存區前級FIFO或副緩存區前級FIFO：將動態存儲器過來的133M數據轉為內部用100M數據；同時消除前級數據產生的不連續；主緩存區譯碼模塊或副緩存區譯碼模塊：從傳來的信號中分離指令和數據信號，并根據指令的內容對其它模塊進行控制，數據信號繼續下發至后繼模塊；主緩存區后級FIFO或副緩存區后級FIFO：將獲得到指令和指令執行之間空出一段時間，以便另一個緩存區進行緩存時，本緩存區仍有數據連續發出，保證了數據的不間斷；數據控制模塊：根據譯碼模塊送來的信息選擇下一步的數據來源以及實現循環指令；比較/波形合成模塊：此模塊進行數據格式的合成，并負責驅動器返回的測試結果與預期數據的比較，如比較結果不匹配則產生對應的失效數據以及失效信號。...

【技術特征摘要】
1.一種采用動態存儲器的數字ATE實現失效轉移的裝置，其特征在于，包括FPGA，所述的FPGA前端連接動態存儲器，尾端連接驅動器；在所述的FPGA中設有邏輯模塊，所述的邏輯模塊分為10塊，分別為：動態存儲器接口模塊、前級數據控制模塊、主緩存區前級FIFO、主緩存區譯碼模塊、主緩存區后繼FIFO、副緩存區前級FIFO、副緩存區譯碼模塊、副緩存區后繼FIFO、數據控制模塊、比較/波形合成模塊；其中，動態存儲器接口模塊：用于控制動態存儲器，包括對其時鐘信號、時鐘使能信號、命令信號、高低位屏蔽信號、地址信號、塊信號、數據信號的控制，在數據出入口設有FIFO進行緩沖，以配合連續數據使用；前級數據控制模塊：根據譯碼模塊返回的信息控制數據的去向，正常狀態下數據送至主緩存區，遇到特殊指令時根據需要將數據送至副緩存區；主緩存區前級FIFO或副緩存區前級FIFO：將動態存儲器過來的133M數據轉為內部用100M數據；同時消除前級數據產生的不連續；主緩存區譯碼模塊或副緩存區譯碼模塊：從傳來的信號中分離指令和數據信號，并根據指令的內容對其它模塊進行控制，數據信號繼續下發至后繼模塊；主緩存區后級FIFO或副緩存區后級FIFO：將獲得到指令和指令執行之間空出一段時間，以便另一個緩存區進行緩存時，本緩存區仍有數據連續發出，保證了數據的不間斷；數據控制模塊：根據譯碼模塊送來的信息選擇下一步的數據來源以及實現循環指令；比較/波形合成模塊：此模塊進行數據格式的合成，并負責驅動器返回的測試結果與預期數據的比較，如比較結果不匹配則產生對應的失效數據以及失效信...

【專利技術屬性】
技術研發人員：高爽，王浩，
申請(專利權)人：上海旻艾信息科技有限公司，
類型：發明
國別省市：上海;31