金屬惰性外延結構制造技術

根據一些實施例，本發明專利技術提供了一種形成場效應晶體管(FET)的方法。該方法包括對半導體襯底實施蝕刻工藝，從而在半導體襯底的源極和漏極(S/D)區域中形成凹槽；在凹槽中形成第一半導體的鈍化材料層；以及外延生長第二半導體材料，從而在凹槽中形成S/D部件，其中S/D部件通過鈍化材料層與半導體襯底間隔開。本發明專利技術還涉及金屬惰性外延結構。

【技術實現步驟摘要】

本專利技術涉及金屬惰性外延結構。
技術介紹
本申請要求于2014年8月22日提交的標題為：“METAL-INSENSITIVEEPITAXYFORMATION”的美國臨時專利申請第62/040,880號的優先權，其全部內容結合于此作為參考。半導體工業在尋求更高的器件密度、更高的性能以及更低的成本中已經發展為納米技術工藝節點器件。在IC演變的過程中，通常已經提高了功能密度(即，每芯片面積的互連器件的數量)，而已經降低了幾何尺寸(即，可使用制造工藝生成的最小的組件(或線))。這種按比例縮小工藝通常通過提高生產效率和降低相關成本來提供益處。盡管在材料和制造方面有開創性的發展，縮放的諸如傳統的MOSFET的平面器件經受著挑戰。例如，該按比例縮小也產生相對高的功耗值。為了克服這些挑戰，IC工業尋找新的結構和制造來實現改進改進改進的性能。一個探索的途徑為具有提高的遷移率的應變場效應晶體管(FET)的開發。然而，目前的結構和制造方法呈現出與引起器件缺陷和其他性能問題的金屬污染相關的問題。因此，需要用于FET器件的結構和方法來解決這些問題以用于改進性能和降低缺陷。
技術實現思路
為了解決現有技術中的問題，根據本專利技術的一些實施例，提供了一種形成場效應晶體管(FET)的方法，所述方法包括：對半導體襯底實施蝕刻工藝，從而在所述半導體襯底的源極和漏極(S/D)區域中形成凹槽；在所述凹槽中形成第一半導體的鈍化材料層；以及外延生長第二半導體材料，從而在所述凹槽中形成S/D部件，其中，所述S/D部件通過所述鈍化材料層與所述半導體襯底間隔開。在上述方法中，其中，形成所述鈍化材料層包括使用無氯前體實施非選擇性沉積工藝。在上述方法中，其中，形成所述鈍化材料層包括使用無氯前體實施非選擇性沉積工藝；其中，形成所述鈍化材料層包括外延生長第一半導體材料的鈍化層，所述第一半導體材料與所述第二半導體材料不同。在上述方法中，其中，形成所述鈍化材料層包括使用無氯前體實施非選擇性沉積工藝；其中，形成所述鈍化材料層包括外延生長第一半導體材料的鈍化層，所述第一半導體材料與所述第二半導體材料不同；其中，所述第一半導體材料包括碳化硅，且所述第二半導體材料包括硅鍺。在上述方法中，其中，形成所述鈍化材料層包括使用無氯前體實施非選擇性沉積工藝；其中，形成所述鈍化材料層包括外延生長第一半導體材料的鈍化層，所述第一半導體材料與所述第二半導體材料不同；其中，形成所述鈍化材料層包括使用不含摻雜劑氣體的前體外延生長第一半導體材料的無摻雜劑的鈍化層。在上述方法中，其中，形成所述鈍化材料層包括使用無氯前體實施非選擇性沉積工藝；其中，形成所述鈍化材料層包括外延生長第一半導體材料的鈍化層，所述第一半導體材料與所述第二半導體材料不同；其中，形成所述鈍化材料層包括形成碳原子百分比在從約1.8％至約3％的范圍內的碳化硅層。在上述方法中，其中，形成所述鈍化材料層包括形成有效地防止氯和金屬殘余物之間相互作用的厚度在從約1nm至約4nm的范圍內的鈍化材料層。在上述方法中，還包括在外延生長所述第二半導體材料之前對所述鈍化材料層實施氟處理。在上述方法中，還包括在外延生長所述第二半導體材料之前對所述鈍化材料層實施氟處理；其中，實施所述氟處理包括以從約1×1014ions/cm2至約2×1015ions/cm2的氟劑量范圍內實施所述氟處理。在上述方法中，其中，外延生長所述第二半導體材料包括利用原位摻雜n型摻雜劑和p型摻雜劑中的一種來外延生長所述第二半導體材料。在上述方法中，其中，外延生長所述第二半導體材料包括實施循環的沉積和蝕刻(CDE)工藝。在上述方法中，其中，外延生長所述第二半導體材料包括實施循環的沉積和蝕刻(CDE)工藝；其中，所述CDE工藝包括用于沉積的第一循環和用于蝕刻的第二循環；以及所述第二循環使用包括HCl和Cl2中的至少一種的含氯氣體。在上述方法中，其中，外延生長所述第二半導體材料包括實施循環的沉積和蝕刻(CDE)工藝；其中，所述CDE工藝包括用于沉積的第一循環和用于蝕刻的第二循環；以及所述第二循環使用包括HCl和Cl2中的至少一種的含氯氣體；其中，所述CDE工藝的所述第一循環使用包括PH3、單甲基硅烷(MMS)以及SiH4和Si2H6中的至少一種的前體。在上述方法中，其中，外延生長所述第二半導體材料包括實施循環的沉積和蝕刻(CDE)工藝；其中，所述CDE工藝包括用于沉積的第一循環和用于蝕刻的第二循環；以及所述第二循環使用包括HCl和Cl2中的至少一種的含氯氣體；其中，所述CDE工藝的所述第一循環使用包括B2H6、GeH4以及SiH4和Si2H6中的至少一種的前體。根據本專利技術的另一些實施例，提供了一種形成場效應晶體管(FET)的方法，所述方法包括：對半導體襯底實施蝕刻工藝，從而在所述半導體襯底的源極和漏極(S/D)區域中形成凹槽；以及通過具有變化的蝕刻/沉積(E/D)因數的沉積工藝外延生長半導體材料，從而在所述凹槽中形成S/D部件。在上述方法中，其中，所述沉積工藝包括具有第一蝕刻/沉積(E/D)因數的第一沉積步驟和之后的具有第二E/D因數的第二沉積步驟，所述第二E/D因數大于所述第一E/D因數。在上述方法中，其中，所述第一沉積步驟為非選擇性沉積；以及所述第二沉積步驟為選擇性沉積。在上述方法中，其中，所述第一沉積步驟具有小于620℃的第一襯底溫度；以及所述第二沉積步驟具有大于620℃的第二襯底溫度。在上述方法中，其中，所述沉積工藝包括循環的沉積和蝕刻(CDE)工藝、同流外延生長以及它們的組合中的一個。在上述方法中，其中，外延生長所述半導體材料包括通過選自氣體分壓、氣體流速、襯底溫度以及它們的組合的機理來改變所述E/D因數。根據本專利技術的又一些實施例，提供了一種集成電路結構，包括：半導體襯底，由第一半導體材料組成并且具有第一凹槽；第一柵極堆疊件，形成在所述半導體襯底上并且鄰近所述第一凹槽；鈍化材料層，由第二半導體材料組成并形成在所述第一凹槽中；以及第一源極和漏極(S/D)部件，由第三半導體材料組成并且形成在所述第一凹槽中且通過所述鈍化材料層與所述半導體襯底間隔開，其中，所述鈍化材料層不含氯。在上述集成電路結構中，其中，所述第一S/D部件摻雜有選自由n型摻雜劑和p型摻雜劑組成的組中的摻雜劑；以及所述鈍化材料層不含摻雜本文檔來自技高網...

【技術保護點】
一種形成場效應晶體管(FET)的方法，所述方法包括：對半導體襯底實施蝕刻工藝，從而在所述半導體襯底的源極和漏極(S/D)區域中形成凹槽；在所述凹槽中形成第一半導體的鈍化材料層；以及外延生長第二半導體材料，從而在所述凹槽中形成S/D部件，其中，所述S/D部件通過所述鈍化材料層與所述半導體襯底間隔開。

【技術特征摘要】
2014.08.22 US 62/040,880;2015.01.14 US 14/597,1151.一種形成場效應晶體管(FET)的方法，所述方法包括：
對半導體襯底實施蝕刻工藝，從而在所述半導體襯底的源極和漏極
(S/D)區域中形成凹槽；
在所述凹槽中形成第一半導體的鈍化材料層；以及
外延生長第二半導體材料，從而在所述凹槽中形成S/D部件，其中，
所述S/D部件通過所述鈍化材料層與所述半導體襯底間隔開。
2.根據權利要求1所述的方法，其中，形成所述鈍化材料層包括使用
無氯前體實施非選擇性沉積工藝。
3.根據權利要求2所述的方法，其中，形成所述鈍化材料層包括外延
生長第一半導體材料的鈍化層，所述第一半導體材料與所述第二半導體材
料不同。
4.根據權利要求3所述的方法，其中，所述第一半導體材料包括碳化
硅，且所述第二半導體材料包括硅鍺。
5.根據權利要求3所述的方法，其中，形成所述鈍化材料層包括使用
不含摻雜劑氣體的前體外延生長第一半導體材料的無摻雜劑的鈍化層。
6.根據權利要求3所...

【專利技術屬性】
技術研發人員：蔡俊雄，黃遠國，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：中國臺灣;71