升壓電路制造技術(shù)

提供一種升壓電路，其根據(jù)負(fù)載電容進(jìn)行適當(dāng)?shù)纳龎簞幼鳌Ｔ谏龎弘娐分校ㄟ^在限幅電路與放電電路之間具有斜坡控制電路，在負(fù)載電容較小的情況下，延長到達(dá)升壓電壓VPP的時間，在選擇所有存儲單元那樣的負(fù)載電容較大的情況下，與斜坡控制電路的有無無關(guān)，到達(dá)升壓電壓VPP的時間不發(fā)生變化，可以在適當(dāng)?shù)纳龎弘妷旱竭_(dá)時間內(nèi)實(shí)現(xiàn)升壓動作，其中，所述限幅電路將由電荷泵電路得到的高電壓限制在期望的升壓電壓VPP，所述放電電路在寫入結(jié)束時迅速地將升壓電壓VPP降低到電源電壓VCC。

【技術(shù)實(shí)現(xiàn)步驟摘要】
升壓電路
本專利技術(shù)涉及根據(jù)負(fù)載電容進(jìn)行適當(dāng)?shù)纳龎簞幼鞯纳龎弘娐贰?br>技術(shù)介紹
在可電性地刪除/寫入/讀出的EEPROM等非易失性存儲器中，在進(jìn)行刪除/寫入動作時，需要對所選擇的存儲單元施加電源電壓VCC以上的高電壓，使用對輸入電壓進(jìn)行升壓的電荷泵（chargepump）電路來產(chǎn)生期望的高電壓。通常，EEPROM有時以比特（byte）單位選擇存儲單元并進(jìn)行刪除/寫入動作，或者選擇所有存儲單元進(jìn)行刪除/寫入動作。這樣根據(jù)所選擇的存儲單元的數(shù)量，負(fù)載電容會不同，從電源電壓VCC到達(dá)期望的升壓電壓VPP的時間（升壓電壓到達(dá)時間tVPP）會發(fā)生變動。在以比特單位選擇存儲單元的情況下，負(fù)載電容變小，升壓電壓到達(dá)時間tVPP會縮短。相反，在選擇所有存儲單元的情況下，負(fù)載電容變大，升壓電壓到達(dá)時間tVPP會變長。因此，在升壓電壓到達(dá)時間tVPP過快的情況下，由于在存儲單元中急劇地施加高電壓，因而可能會加速存儲單元的劣化。相反，在升壓電壓到達(dá)時間tVPP過慢的情況下，由于無法在存儲單元中施加足夠的時間的高電壓，因而可能無法完全地寫入數(shù)據(jù)。為了解決這樣的問題，提出了以下技術(shù)。（例如，參照專利文獻(xiàn)1）。在專利文獻(xiàn)1的升壓電路中，實(shí)時地對升壓電壓到達(dá)時間tVPP進(jìn)行監(jiān)視，并與預(yù)先記錄在ROM中的時間進(jìn)行比較，當(dāng)升壓電壓到達(dá)時間tVPP較短時，減小時鐘的振幅，降低電荷泵電路的升壓能力，以進(jìn)行調(diào)整，使得升壓電壓到達(dá)時間tVPP不縮短。由此，能夠避免當(dāng)負(fù)載電容較輕時升壓電壓到達(dá)時間tVPP縮短，根據(jù)負(fù)載電容，在適當(dāng)?shù)纳龎弘妷旱竭_(dá)時間tVPP內(nèi)實(shí)現(xiàn)升壓動作。現(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)專利文獻(xiàn)1：日本特開2005-117773號公報
技術(shù)實(shí)現(xiàn)思路
然而，在專利文獻(xiàn)1的升壓電路中存在如下缺點(diǎn)：由于需要用于對升壓電壓到達(dá)時間tVPP與參照時間進(jìn)行比較的ROM或比較器，而使電路規(guī)模增大，從而EEPROM整體的芯片面積增大。本專利技術(shù)正是鑒于上述課題而完成的，其目的在于提供一種升壓電路，該升壓電路能夠盡量不增大芯片面積地根據(jù)負(fù)載電容，在適當(dāng)?shù)纳龎弘妷旱竭_(dá)時間tVPP內(nèi)實(shí)現(xiàn)升壓動作。本專利技術(shù)的升壓電路具有：電荷泵電路；將由電荷泵電路得到的高電壓限制在期望的升壓電壓VPP的限幅電路；以及將升壓電壓VPP降低到電源電壓VCC的放電電路，在限幅電路與放電電路之間還具有斜坡控制電路，斜坡控制電路構(gòu)成為：在負(fù)載電容小的情況下，延長到達(dá)升壓電壓VPP的時間，在負(fù)載電容大的情況下，縮短到達(dá)升壓電壓VPP的時間。根據(jù)本專利技術(shù)的升壓電路，通過具有簡單的電路結(jié)構(gòu)的斜坡控制電路，能夠盡量抑制芯片面積的增加，根據(jù)負(fù)載電容，在適當(dāng)?shù)纳龎弘妷旱竭_(dá)時間tVPP內(nèi)實(shí)現(xiàn)升壓動作。附圖說明圖1是示出本實(shí)施方式的升壓電路的概略圖。圖2是在本實(shí)施方式的升壓電路中示出斜坡控制電路的電路圖。圖3是在本實(shí)施方式的升壓電路中負(fù)載電容較小的情況下的各節(jié)點(diǎn)的狀態(tài)轉(zhuǎn)變圖。圖4是在本實(shí)施方式的升壓電路中負(fù)載電容較大的情況下的各節(jié)點(diǎn)的狀態(tài)轉(zhuǎn)變圖。圖5是在本實(shí)施方式的升壓電路中示出斜坡控制電路的其他例子的電路圖。圖6是在本實(shí)施方式的升壓電路中示出斜坡控制電路的其他例子的電路圖。標(biāo)號說明100：升壓電路10：電荷泵電路20：環(huán)形振蕩器電路30：時鐘緩沖電路40：限幅電路50：斜坡控制電路60：放電電路70：電流控制電路具體實(shí)施方式以下，參照附圖對本專利技術(shù)的實(shí)施方式進(jìn)行說明。圖1是示出本實(shí)施方式的升壓電路的概略圖。圖1所示的實(shí)施方式的升壓電路100具有：電荷泵電路10，其將電源電壓VCC升壓至寫入所需要的高電壓VPP；環(huán)形振蕩器電路20和時鐘緩沖電路30；它們產(chǎn)生輸入到電荷泵電路10的時鐘；限幅電路40，其將由電荷泵電路10得到的高電壓限制在期望的升壓電壓VPP；放電電路60，其在寫入結(jié)束時迅速地使升壓電壓VPP下降到電源電壓VCC；以及斜坡控制電路50，其在限幅電路40與放電電路60之間，根據(jù)負(fù)載電容Cload控制從電源電壓VCC到達(dá)期望的升壓電壓VPP的時間（升壓電壓到達(dá)時間tVPP）。圖2是在本實(shí)施方式的升壓電路中示出斜坡控制電路的電路圖。圖2所示的斜坡控制電路50由測試信號輸入端子TESTEN、反相器INV01、PMOS晶體管PM01、電容C01、耗盡型NMOS晶體管ND01、電流控制電路70以及NMOS晶體管NM01構(gòu)成。PMOS晶體管PM01的源極和襯底與限幅電路40的輸出CPOUT2連接，漏極與放電電路60的輸入CPOUT3連接，柵極與節(jié)點(diǎn)N01連接。此外，在PMOS晶體管PM01的柵極與源極之間并聯(lián)有電容C01和耗盡型NMOS晶體管ND01。關(guān)于耗盡型NMOS晶體管ND01，漏極與PMOS晶體管PM01的源極連接，源極與PMOS晶體管PM01的柵極連接，襯底電位與接地電位VSS連接，柵極經(jīng)由反相器INV01與測試信號輸入端子TESTEN連接。此外，PMOS晶體管的柵極的節(jié)點(diǎn)N01與電流控制電路70連接，電流控制電路70的另一端的節(jié)點(diǎn)N02與NMOS晶體管NM01連接，關(guān)于NMOS晶體管NM01，漏極與電流控制電路70的節(jié)點(diǎn)N02連接，源極和襯底電位與接地電位VSS連接，柵極與測試信號輸入端子TESTEN連接。分別針對負(fù)載電容Cload較小的情況和選擇所有存儲單元那樣的負(fù)載電容Cload較大的情況下的斜坡控制電路50的動作概要進(jìn)行說明。圖3是在本實(shí)施方式的升壓電路中負(fù)載電容較小的情況下的各節(jié)點(diǎn)的狀態(tài)轉(zhuǎn)變圖。在時間t1之前是寫入前，從時間t1到時間t5是寫入時，時間t5以后是寫入結(jié)束時。在寫入前（時間0～t1），測試信號輸入端子TESTEN被輸入接地電位VSS，測試信號的反相信號TESTENX的電壓成為電源電壓VCC，因此耗盡型NMOS晶體管ND01導(dǎo)通（ON），NMOS晶體管NM01截止（OFF）。此外，電荷泵電路10的輸出電位CPOUT1、限幅電路40的輸出電位CPOUT2、斜坡控制電路50的輸出電位CPOUT3、升壓電路的輸出電位VPPI是電源電壓VCC。因此，由于耗盡型NMOS晶體管ND01導(dǎo)通（ON），因而N01電位也與限幅電路40的輸出電位CPOUT2相同而成為電源電壓VCC。即，寫入前的PMOS晶體管PM01的柵極-源極間的電位差和電容C01的電位差成為0V，PMOS晶體管PM01截止（OFF）。接著，在寫入開始時（時間t1～t2），測試信號輸入端子TESTEN被輸入電源電壓VCC，測試信號的反相信號TESTENX的電壓成為接地電位VSS，因此耗盡型NMOS晶體管ND01截止（OFF），NMOS晶體管NM01導(dǎo)通（ON）。然后，通過電荷泵電路10將電荷泵電路10的輸出電位CPOUT1、限幅電路40的輸出電位CPOUT2從電源電壓VCC升壓到升壓電壓VPP。此時，通過電容C01的耦合動作，N01電位追隨限幅電路40的輸出電位CPOUT2從電源電壓VCC升壓到升壓電壓VPP。因此，寫入開始時的PMOS晶體管PM01的柵極-源極間電壓Vgs成為0V，PMOS晶體管PM01不導(dǎo)通（ON），因而斜坡控制電路50的輸出電位CPOUT3維持電源電壓VCC。即，寫入開始時的升壓電路的輸出電位VPPI維持電源電壓VCC。然后，當(dāng)限幅電路40的輸出電位CPOUT2升壓到升壓電壓VPP后，電容C01的耦合動作結(jié)束本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種升壓電路，其具有：電荷泵電路；將由所述電荷泵電路得到的高電壓限制在期望的升壓電壓的限幅電路；以及將所述升壓電壓降低到電源電壓的放電電路，所述升壓電路的特征在于，所述升壓電路還在所述限幅電路與所述放電電路之間具有斜坡控制電路，所述斜坡控制電路在負(fù)載電容小的情況下延長到達(dá)所述升壓電壓的時間，在負(fù)載電容大的情況下縮短到達(dá)所述升壓電壓的時間。

【技術(shù)特征摘要】
2012.03.09 JP 2012-0535561.一種升壓電路，其具有：電荷泵電路；將由所述電荷泵電路得到的高電壓限制在期望的升壓電壓的限幅電路；以及將所述升壓電壓降低到電源電壓的放電電路，所述升壓電路的特征在于，所述升壓電路還在所述限幅電路與所述放電電路之間具有斜坡控制電路，所述斜坡控制電路具有：晶體管，其源極與所述限幅電路連接，其漏極與所述放電電路連接；以及電容元件，其被連接在所述晶體管的柵極與源極之間，所述斜坡控制電路在負(fù)載電容小的情況下延長到達(dá)所述升壓電壓的時間，在負(fù)載電容大的情況下縮短到達(dá)所述升壓電壓的時間。2.根據(jù)權(quán)利要求1所述的升壓電路，其特征在于，所述斜坡控制電路具有：作為所述晶體管的PMOS晶體管、耗盡型NMOS晶體管、作為所述電容元件的電容、電流控制電路、NMOS晶體管、反相電路以及測試信號輸入端子，關(guān)于所述PMOS晶體管，源極與所述限幅電路...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：村田正哉，岡智博，
申請(專利權(quán))人：精工電子有限公司，
類型：發(fā)明
國別省市：