信息處理裝置制造方法及圖紙

本實用新型專利技術公開了一種信息處理裝置，適用于可預取的高速緩存。所述裝置包括：高速緩沖存儲器；由CMOS邏輯電路構成的確定缺失單元，與外部處理器和所述高速緩沖存儲器相連；由CMOS邏輯電路構成的預取單元，位于所述確定缺失單元與讀取單元之間；與所述預取單元和所述讀取單元相連、用于存儲讀取命令的第一暫存器；由CMOS邏輯電路構成的讀取單元，與所述第一暫存器及片外存儲器相連；與所述預取單元和填充單元相連、用于存儲填充命令的第二暫存器；由CMOS邏輯電路構成的填充單元，與所述讀取單元、所述第二暫存器及所述高速緩沖存儲器相連。本實用新型專利技術能避免或減少高速緩沖存儲器的擁堵現象，從而提高系統芯片的處理速度。（*該技術在2022年保護過期，可自由使用*）

【技術實現步驟摘要】

本技術涉及數字信息處理領域，尤其涉及一種可預取的信息處理裝置。
技術介紹
在計算機技術發展過程中，內存的存取速度一直比CPU處理速度慢得多，使得CPU的高速處理能力不能充分發揮，影響整個計算機系統的工作效率。高速緩沖存儲器被用來緩和CPU和內存之間速度不匹配的矛盾。目前采用高速緩沖存儲器技術已經相當普遍。高速緩沖存儲器是存在于內存與CPU之間的一級存儲器，由靜態存儲芯片(SRAM)組成，容量比較小，但它的存取速度卻能與CPU相匹配。根據程序局部性原理，正在使用的內存某一單元鄰近的那些單元將被用到的可能性很大。因而，當CPU存取內存某一單元時，計算機硬件就自動地將包括該單元在內的那一組單元內容調入高速緩沖存儲器，CPU即將存取的內存單元很可能就在剛剛調入到高速緩沖存儲器的那一組單元內。于是，CPU就可以直接對高速緩沖存儲器進行存取。在整個處理過程中，如果CPU絕大多數存取內存的操作能為存取高速緩沖存儲器所代替，計算機系統處理速度就能顯著提高。在視頻編解碼過程中，視頻像素(主要是參考幀像素)需要占用大量內存帶寬，是視頻編解碼占用內存帶寬最大的部分。現有的視頻編解碼芯片多數都使用片上高速緩存(Cache)來存儲參考幀像素，從而降低內存帶寬，同時降低存取延遲。而在3D圖形芯片中，紋理也是占用內存帶寬最大的部分。現有的3D圖形芯片也都采用片上高速紋理緩存來存儲紋理，從而降低內存帶寬，降低存取延遲。專利技術人發現:在 現有的系統芯片(System-on-a-chip, SoC)中，尤其是占用內存帶寬較大的系統芯片中，高速緩沖存儲器的阻塞已經成為制約處理速度的瓶頸，進而使得系統芯片的整體性能受限于內存的訪問速度。因此，解決高速緩沖存儲器的擁堵現象，已經成為本領域技術人員亟待解決的技術難題。在公開號為CN101057224A的中國專利技術專利申請中，披露了更多相關內容。
技術實現思路
本技術所要解決的技術問題是提供一種高速緩沖存儲器，能避免或減少擁堵現象，從而提高系統芯片的處理速度。為了解決上述問題，根據本技術的一個方面，提供了一種信息處理裝置，適用于高速緩存的預取，包括:高速緩沖存儲器；由CMOS邏輯電路構成的確定缺失單元，與外部處理器和所述高速緩沖存儲器相連；由CMOS邏輯電路構成的預取單元，位于所述確定缺失單元與讀取單元之間；與所述預取單元和所述讀取單元相連、用于存儲讀取命令的第一暫存器；由CMOS邏輯電路構成的讀取單元，與所述第一暫存器及片外存儲器相連；與所述預取單元和填充單元相連、用于存儲填充命令的第二暫存器；由CMOS邏輯電路構成的填充單元，與所述讀取單元、所述第二暫存器及所述高速緩沖存儲器相連。在一個實施例中，所述信息處理裝置還包括:與所述讀取單元、填充單元相連、用于存儲缺失數據的第三暫存器；所述填充單元與所述第三暫存器、所述第二暫存器及所述高速緩沖存儲器相連。在一個實施例中，所述片外存儲器包括:外存儲器、二級緩沖存儲器中的一種或多種。在一個實施例中，所述信息處理裝置還包括:由CMOS邏輯電路構成的確定類型單元，位于所述外部處理器和所述確定缺失單元之間。在一個實施例中，所述信息處理裝置還包括:時鐘發生單元；所述高速緩沖存儲器配置成保證每兩個時鐘周期讀取一個緩存線的全部視頻像素分量，或者保證每個時鐘周期讀取任意四個彼此相鄰的紋理數據。在一個實施例中，所述信息處理裝置還包括:由CMOS邏輯電路構成的命令拆分單元，位于所述確定類型單元與所述確定缺失單元之間。由CMOS邏輯電路 構成的第一調整邊界單元，位于所述預取單元與所述讀取單元之間；由CMOS邏輯電路構成的第二調整邊界單元，位于所述讀取單元與所述填充單元之間。與現有技術相比，本技術的技術方案具有以下優點:本技術通過設置命令隊列，提前發出讀取命令和填充命令的方式，保證了在高速緩存缺失的情況下還能繼續發送命令，實現了非阻塞的高速緩存和缺失數據的預取，提高了高速緩沖存儲器的讀取速度，進而提高了系統芯片的整體處理速度。可選方案中，還通過規定高速緩沖存儲器中存儲的視頻像素數據和圖形紋理數據的數據組織形式，并將缺失數據按照所述特定數據組織形式填充高速緩沖存儲器，使得使用同一個高速緩沖存儲器就能實現視頻編解碼參考幀像素和3D圖形紋理高速緩存，進一步節省了芯片面積和芯片功耗。附圖說明圖1為本技術的信息處理裝置第一實施例的結構示意圖；圖2為本技術的信息處理裝置第二實施例的結構示意圖；圖3為圖2所示第二實施例中視頻像素數據的數據組織形式示意圖；圖4a、4b為圖2所示第二實施例中圖形紋理數據的數據組織形式示意圖。具體實施方式在下面的描述中闡述了很多具體細節以便于充分理解本技術。但是本技術能夠以很多不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本技術內涵的情況下做類似推廣，因此本技術不受下面公開的具體實施的限制。其次，本技術利用示意圖進行詳細描述，在詳述本技術實施例時，為便于說明，所述示意圖只是實例，其在此不應限制本技術保護的范圍。為了解決
技術介紹
中的技術問題，本技術還提供了一種信息處理裝置，適用于視頻像素數據或圖形紋理數據的高速緩存。圖1為本技術的信息處理裝置第一實施例的結構示意圖。如圖1所示，本實施例包括:高速緩存存儲器Cache、確定缺失單元U101、預取單元U102、讀取單元U103、填充單元U104、第一暫存器U105、第二暫存器U106、第三暫存器U107，用于根據外部處理器(圖未示)發出的外部讀取命令cmd，獲取待讀取數據信息，根據待讀取數據信息及高速緩沖存儲器標志Cache Tag信息，確定所述待讀取數據在所述高速緩沖存儲器Cache中的缺失數據；將所述缺失數據排序，形成讀取命令隊列Msg fifo和對應的填充命令隊列ResMsg Queue ;按照所述讀取命令隊列Msg fifo依次從片外存儲器L2Cache中讀入所述缺失數據；根據所述填充命令隊列ResMsg Queue依次將所述缺失數據填充所述高速緩沖存儲器Cache，所述高速緩沖存儲器Cache按照時鐘CLK節奏發送對應數據至外部處理器(圖未示)。所述高速緩存存儲器Cache用于存儲特定數據組織形式的視頻像素數據或圖形紋理數據。需要說明的是，所述外部處理器可以是任何需要配置高速緩沖存儲器的系統級芯片，比如:圖形運算單元(Graphics Processing Unit,GPU)、視頻編解碼器(video codec)、圖像數據處理器(Image Signal Processor, ISP)等,本技術對此不作具體限定。需要說明的是，本實施例中的片外存儲器L2Cache為二級緩沖存儲器，但本技術對此不作具體限定，在其他實施例中，片外存儲器還可以是外存儲器。所述第一暫存器·U105，用于存儲讀取命令隊列Msg fifo。所述第二暫存器U106,用于存儲填充命令隊列ResMsg Queue。所述第三暫存器U107，用于存儲缺失數據隊列Data fifo。確定缺失單元U101，與高速緩沖標志寄存器Cache Tag和外部處理器(圖未示)相連，用于根據外部讀取命令cmd，獲取待讀取數據信息，根據待讀取數據信息及高速緩沖存儲器標志本文檔來自技高網...

【技術保護點】
一種信息處理裝置，適用于高速緩存的預取，其特征在于，包括：高速緩沖存儲器；由CMOS邏輯電路構成的確定缺失單元，與外部處理器和所述高速緩沖存儲器相連；由CMOS邏輯電路構成的預取單元，位于所述確定缺失單元與讀取單元之間；與所述預取單元和所述讀取單元相連、用于存儲讀取命令的第一暫存器；由CMOS邏輯電路構成的讀取單元，與所述第一暫存器及片外存儲器相連；與所述預取單元和填充單元相連、用于存儲填充命令的第二暫存器；由CMOS邏輯電路構成的填充單元，與所述讀取單元、所述第二暫存器及所述高速緩沖存儲器相連。

【技術特征摘要】

【專利技術屬性】
技術研發人員：蘭軍強，朱磊，沙力，李濟川，
申請(專利權)人：上海算芯微電子有限公司，
類型：實用新型
國別省市：