一種高速低功耗的CMOS全加器及其運(yùn)算方法技術(shù)

本發(fā)明專(zhuān)利技術(shù)公開(kāi)了一種高速低功耗的CMOS全加器及其運(yùn)算方法，所述全加器包括：異或和同或產(chǎn)生電路、進(jìn)位輸出電路和求本位和電路；異或和同或產(chǎn)生電路用于產(chǎn)生中間信號(hào)：異或信號(hào)P和同或信號(hào)異或和同或產(chǎn)生電路和進(jìn)位輸出電路共同產(chǎn)生進(jìn)位輸出信號(hào)；異或和同或產(chǎn)生電路、進(jìn)位輸出電路和求本位和電路共同產(chǎn)生CMOS全加器的本位和輸出信號(hào)。本發(fā)明專(zhuān)利技術(shù)在保證傳統(tǒng)CMOS全加器良好的驅(qū)動(dòng)能力和健壯性的同時(shí)，減少全加器的中間節(jié)點(diǎn)和電容，減小輸入信號(hào)的負(fù)載，減少使用晶體管的數(shù)量，在提高速度的同時(shí)，也降低功耗。當(dāng)全加器單元構(gòu)成Ｎ位紋波進(jìn)位加法器鏈的時(shí)候，這種高速和低功耗的優(yōu)勢(shì)將更加明顯。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專(zhuān)利技術(shù)涉及數(shù)字集成電路設(shè)計(jì)
，尤其涉及一種高速低功耗的CMOS全加器及其運(yùn)算方法。
技術(shù)介紹
在大規(guī)模集成電路的發(fā)展歷程中，數(shù)據(jù)運(yùn)算一直扮演著重要的角色。而加法運(yùn)算是常見(jiàn)的數(shù)據(jù)運(yùn)算(求和、減法、乘法、除法和冪指數(shù)運(yùn)算等)系統(tǒng)中最基礎(chǔ)、最核心的部分。在一些基本的數(shù)字系統(tǒng)包括數(shù)字信號(hào)處理(DSP)、中央處理器(CPU)、算術(shù)邏輯單元(ALU)以及數(shù)模轉(zhuǎn)換器(ADC)中，加法器更是必不可少的組成部分。正是由于加法運(yùn)算如此廣泛的應(yīng)用，對(duì)于高性能加法器的設(shè)計(jì)一直都是眾多學(xué)者研究的熱點(diǎn)。隨著便攜式設(shè)備的增多，集成電路對(duì)于體積和功耗的要求也更加嚴(yán)格，所以許多功耗低、體積小的全加器電路被設(shè)計(jì)出來(lái)。但是除了功耗和體積之外，對(duì)于全加器性能的評(píng)價(jià)另一個(gè)重要的方面就是電路工作的速度。因?yàn)槿悠鞯乃俣戎苯記Q定了整個(gè)數(shù)字系統(tǒng)的運(yùn)算速度和時(shí)鐘頻率，所以提高全加器單元的速度也至關(guān)重要。構(gòu)成全加器的邏輯形式有很多，可以是傳輸門(mén)結(jié)構(gòu)或者動(dòng)態(tài)電路結(jié)構(gòu)或者CMOS邏輯形式等等。基于不同邏輯形式的電路具有不同的特點(diǎn)和優(yōu)勢(shì)，其中CMOS邏輯電路最大的優(yōu)勢(shì)在于它的健壯性。CMOS邏輯電路不僅有很強(qiáng)的驅(qū)動(dòng)能力，同時(shí)還具有泄露電流小，輸出電壓全擺幅和抗干擾能力強(qiáng)等優(yōu)點(diǎn)。而隨著集成電路在工業(yè)、生活、研究中的廣泛應(yīng)用，現(xiàn)實(shí)需求對(duì)集成電路的速度和功耗提出了更高的要求。所以合理的設(shè)計(jì)出一個(gè)高速低功耗的全加器單元電路就具有重要的意義。對(duì)于傳統(tǒng)CMOS加法器，I位的全加器單元有3個(gè)輸入信號(hào)(A、B、Cin)和兩個(gè)輸出信號(hào)(S和Co)。輸出信號(hào)中S是本位和,Co是進(jìn)位輸出信號(hào)。兩個(gè)輸出信號(hào)可以分別表不為: Co=AB+ACin+BCin=AB+(A+B)Cin (I)S=A@B Cin=(AfB+Cin)Z^+ABCin(2)根據(jù)(I)和⑵構(gòu)建出的28個(gè)晶體管CMOS邏輯的全加器電路結(jié)構(gòu)如圖1所示。圖1中的全加器設(shè)計(jì)是現(xiàn)實(shí)應(yīng)用中很廣泛的一個(gè)經(jīng)典設(shè)計(jì)。上述傳統(tǒng)CMOS全加器有很好的健壯性和驅(qū)動(dòng)能力，但是存在一些影響速度和功耗的問(wèn)題。第一，由于晶體管的并聯(lián)，存在節(jié)點(diǎn)電容較大的問(wèn)題，如圖1中的節(jié)點(diǎn)N1、N2、N3、N4。第二，由于晶體管的串聯(lián)，存在較長(zhǎng)的充放電通路的問(wèn)題。如圖1中的充電路徑Mp I O-Mp 11 -Mp 12，和放電路徑 Mn I O-Mn 11 -Mn 12。第三，由于輸入的信號(hào)所需要驅(qū)動(dòng)的晶體管數(shù)目較多，存在輸入負(fù)載過(guò)大的問(wèn)題，如I圖中A和B分別需要驅(qū)動(dòng)8個(gè)晶體管，Cin需要驅(qū)動(dòng)6個(gè)晶體管。上述三種問(wèn)題，使得全加器電路在速度和功耗上存在很大的局限。
技術(shù)實(shí)現(xiàn)思路
(一)要解決的技術(shù)問(wèn)題針對(duì)上述缺陷，本專(zhuān)利技術(shù)要解決的技術(shù)問(wèn)題是如何設(shè)計(jì)出更高性能的全加器單元電路，在保證傳統(tǒng)CMOS良好的驅(qū)動(dòng)能力和健壯性的同時(shí)，減少內(nèi)部冗余節(jié)點(diǎn)和節(jié)點(diǎn)電容，減小輸入信號(hào)的負(fù)載，減少晶體管的數(shù)目，從而提高加法器的速度(尤其是進(jìn)位鏈的速度)以及降低電路的功耗。(二)技術(shù)方案為解決上述問(wèn)題，本專(zhuān)利技術(shù)提供了一種高速低功耗的CMOS全加器，所述CMOS全加器包括:所述CMOS全加器包括:異或和同或產(chǎn)生電路(I)、進(jìn)位輸出電路(2)和求本位和電路(3)；所述異或和同或產(chǎn)生電路(I)用于產(chǎn)生中間信號(hào)，包括:PM0S管Mpl，Mp2，Mp3和NMOS管Mnl，Mn2，Mn3共6個(gè)晶體管，所述中間信號(hào)包括異或信號(hào)P和同或信號(hào)P ;；所述異或和同或產(chǎn)生電路(I)和所述進(jìn)位輸出電路(2)共同產(chǎn)生進(jìn)位輸出信號(hào)，其中所述進(jìn)位輸出電路(2)包括:第一 PMOS通路和第一 NMOS通路串聯(lián)，再連接第一反相器產(chǎn)生進(jìn)位輸出信號(hào)；所述異或和同或產(chǎn)生電路(I)、所述進(jìn)位輸出電路(2 )和所述求本位和電路(3 )共同產(chǎn)生所述CMOS全加器的本位和輸出信號(hào)，其中所述求本位和電路(3)包括:第二 PMOS通路和第二 NMOS通路串 聯(lián)，再連接第二反相器產(chǎn)生本位和輸出信號(hào)。 進(jìn)一步地，所述進(jìn)位輸出電路(2 )中的第一 PMOS通路是由PMOS晶體管Mp4和PMOS晶體管Mp5串聯(lián)，Ml模塊和PMOS晶體管Mp7串聯(lián)，兩支PMOS的輸出再進(jìn)行并聯(lián)得到，其中所述Ml模塊包括所述同或信號(hào)P控制的PMOS晶體管Mp6。進(jìn)一步地，所述進(jìn)位輸出電路(2 )中的第一 NMOS通路是由NMOS晶體管Mn4和NMOS晶體管Mn5串聯(lián)，NMOS晶體管Mn6和M2模塊串聯(lián)，兩支NMOS的輸出再并聯(lián)得到，其中所述M2模塊包括所述異或信號(hào)P控制的NMOS晶體管Mn7。進(jìn)一步地，所述求本位和電路(3)中的第二 PMOS通路是由M3模塊和PMOS晶體管Mp9串聯(lián)，M5模塊和PMOS晶體管Mpll串聯(lián)，兩支PMOS輸出再并聯(lián)得到，其中所述M3模塊包括所述同或信號(hào)聲控制的PMOS晶體管Mp8，所述M5模塊包括所述異或信號(hào)P控制的PMOS晶體管MplO。進(jìn)一步地，所述求本位和電路(3 )中的第二 NMOS通路是由NMOS晶體管Mn8和M4模塊串聯(lián)，NMOS晶體管MnlO和M6模塊串聯(lián)，兩支NMOS輸出再并聯(lián)得到，其中所述M4模塊包括所述異或信號(hào)P控制的NMOS晶體管Mn9，所述M6模塊包括所述同或信號(hào)聲控制的NMOS晶體管MnlI。為解決上述技術(shù)問(wèn)題，本專(zhuān)利技術(shù)還提供了一種高速低功耗的CMOS全加器的運(yùn)算方法，所述方法包括:S1、輸入信號(hào)A和信號(hào)B，所述異或和同或產(chǎn)生電路(I)產(chǎn)生所述信號(hào)A和所述信號(hào)B的異或信號(hào)P和同或信號(hào)7S2、所述進(jìn)位輸出電路(2)計(jì)算得到進(jìn)位輸出信號(hào)；S3、所述求本位和電路(3)計(jì)算得到所述本位和輸出信號(hào)。進(jìn)一步地，所述步驟S2中計(jì)算進(jìn)位輸出信號(hào)時(shí)和所述步驟S3中計(jì)算所述本位和輸出信號(hào)，還包括之前的計(jì)算結(jié)果經(jīng)過(guò)反相器的進(jìn)行取反。(三)有益效果本專(zhuān)利技術(shù)提供了一種高速低功耗的CMOS全加器及其運(yùn)算方法，將傳統(tǒng)CMOS全加器進(jìn)行改進(jìn)和優(yōu)化，具有以下優(yōu)點(diǎn):第一、通過(guò)將并聯(lián)兩個(gè)或者三個(gè)晶體管等效為一個(gè)晶體管，減少了晶體管的數(shù)目和節(jié)點(diǎn)電容，提高了運(yùn)行速度，降低了功耗。第二、通過(guò)將串聯(lián)的兩個(gè)晶體管等效為一個(gè)晶體管，減少了晶體管的數(shù)目，縮短了充放電路徑，提高了運(yùn)行速度，降低了功耗。第三、通過(guò)優(yōu)化和等效，將輸入信號(hào)A、B驅(qū)動(dòng)的晶體管數(shù)目減少(各從8個(gè)減小到6個(gè))，將輸入信號(hào)Cin驅(qū)動(dòng)的晶體管數(shù)目減少(從6個(gè)減少到4個(gè))，提高了速度，降低了功耗。綜上，本專(zhuān)利技術(shù)具有較少的晶體管數(shù)目，較小的節(jié)點(diǎn)電容，較小的輸入負(fù)載，從而較明顯的提高了速度，降低了功耗，尤其在構(gòu)成N位加法器時(shí)可以較大的提高工作速度和降低功耗。附圖說(shuō)明圖1為現(xiàn)有的 傳統(tǒng)CMOS全加器單元示意圖，分為兩部分，(a)為進(jìn)位輸出信號(hào)，(b)為求本位和電路輸出。圖2是本專(zhuān)利技術(shù)實(shí)施例一中的異或和同或產(chǎn)生電路；圖3是本專(zhuān)利技術(shù)實(shí)施例一中的一種高速低功耗的CMOS全加器單元示意圖；圖4是本專(zhuān)利技術(shù)實(shí)施例二中的一種高速低功耗的CMOS全加器運(yùn)算方法的流程圖；圖5是采用本專(zhuān)利技術(shù)提供的全加器和運(yùn)算方法得到的仿真驗(yàn)證原理圖。具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例，對(duì)本專(zhuān)利技術(shù)的具體實(shí)施方式作進(jìn)一步詳細(xì)描述。以下實(shí)施例用于說(shuō)明本專(zhuān)利技術(shù)，但不用來(lái)限制本專(zhuān)利技術(shù)的范圍。實(shí)施例一本專(zhuān)利技術(shù)實(shí)施例一中提供了一種高速低功耗的CMOS全加器，所述CMOS全加器具體包括:異或和同或產(chǎn)生電路1、進(jìn)位輸出電路2和求本位和電路3。其中異或和同或產(chǎn)生電路I如本文檔來(lái)自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種高速低功耗的CMOS全加器，其特征在于，所述CMOS全加器包括：異或和同或產(chǎn)生電路（1）、進(jìn)位輸出電路（2）和求本位和電路（3）；所述異或和同或產(chǎn)生電路（1）用于產(chǎn)生中間信號(hào)，包括：PMOS管Mp1，Mp2，Mp3和NMOS管Mn1，Mn2，Mn3共6個(gè)晶體管，所述中間信號(hào)包括異或信號(hào)P和同或信號(hào)所述異或和同或產(chǎn)生電路（1）和所述進(jìn)位輸出電路（2）共同產(chǎn)生進(jìn)位輸出信號(hào)，其中所述進(jìn)位輸出電路（2）包括：第一PMOS通路和第一NMOS通路串聯(lián)，再連接第一反相器產(chǎn)生進(jìn)位輸出信號(hào)；所述異或和同或產(chǎn)生電路（1）、所述進(jìn)位輸出電路（2）和所述求本位和電路（3）共同產(chǎn)生所述CMOS全加器的本位和輸出信號(hào)，其中所述求本位和電路（3）包括：第二PMOS通路和第二NMOS通路串聯(lián)，再連接第二反相器產(chǎn)生本位和輸出信號(hào)。FDA00003126575900011.jpg

【技術(shù)特征摘要】
1.一種高速低功耗的CMOS全加器，其特征在于，所述CMOS全加器包括:異或和同或產(chǎn)生電路(I)、進(jìn)位輸出電路(2)和求本位和電路(3)； 所述異或和同或產(chǎn)生電路(I)用于產(chǎn)生中間信號(hào)，包括:PM0S管Mpl，Mp2, Mp3和NMOS管Mnl, Mn2, Mn3共6個(gè)晶體管,所述中間信號(hào)包括異或信號(hào)P和同或信^/人'; 所述異或和同或產(chǎn)生電路(I)和所述進(jìn)位輸出電路(2)共同產(chǎn)生進(jìn)位輸出信號(hào)，其中所述進(jìn)位輸出電路(2)包括:第一 PMOS通路和第一 NMOS通路串聯(lián)，再連接第一反相器產(chǎn)生進(jìn)位輸出信號(hào)； 所述異或和同或產(chǎn)生電路(I)、所述進(jìn)位輸出電路(2)和所述求本位和電路(3)共同產(chǎn)生所述CMOS全加器的本位和輸出信號(hào)，其中所述求本位和電路(3)包括:第二 PMOS通路和第二 NMOS通路串聯(lián)，再連接第二反相器產(chǎn)生本位和輸出信號(hào)。2.如權(quán)利要求1所述的CMOS全加器，其特征在于，所述進(jìn)位輸出電路(2)中的第一PMOS通路是由PMOS晶體管Mp4和PMOS晶體管Mp5串聯(lián)，Ml模塊和PMOS晶體管Mp7串聯(lián)，兩支PMOS的輸出再進(jìn)行并聯(lián)得到，其中所述Ml模塊包括所述同或信號(hào)P控制的PMOS晶體管 Mp6。3.如權(quán)利要求1所述的CMOS全加器，其特征在于，所述進(jìn)位輸出電路(2)中的第一NMOS通路是由NMOS晶體管Mn4和NMOS晶體管Mn5串聯(lián)，NMOS晶體管Mn6和M2模塊串聯(lián)，兩支NM...

【專(zhuān)利技術(shù)屬性】
技術(shù)研發(fā)人員：賈嵩，呂世公，劉黎，王源，張鋼剛，
申請(qǐng)(專(zhuān)利權(quán))人：北京大學(xué)，
類(lèi)型：發(fā)明
國(guó)別省市：